此种情况如何做时序约束

发表于 2012-9-26 16:03

18# dan_xb
您好！这里提到的使用IODELAY是调整输入时钟和数据之间的时序关系么？这个和输入offset in约束有什么关系呢？
是不是offset in约束时告诉FPGA输入时钟和数据之间的关系，让FPGA自动调整，而调整IODELAY则相当于手动调整呢？

发表于 2012-9-26 23:48

发表于 2012-9-27 14:31

22# GoldSunMonkey

猴子哥，您这个22楼有灌水嫌疑啊，好歹来一趟，给点建议嘛！

发表于 2012-9-27 17:11

来学习的

发表于 2012-9-27 18:08

22# GoldSunMonkey

猴子哥，您这个22楼有灌水嫌疑啊，好歹来一趟，给点建议嘛！
magic323 发表于 2012-9-27 14:31

你这个问题，肯定是有XB来回答，我只是等着看他回答：）

发表于 2012-9-29 08:57

:'( 还没有来回答。。。

发表于 2012-9-29 09:50

还没解决？

发表于 2012-10-8 08:48

28# Backkom80
解是解决了，但是我想多了解一下IODELAY是如何使用的，呵呵。

发表于 2012-10-8 10:44

dataclk是单端、这电子图伤不起。

发表于 2012-10-8 12:52

30# jiahuasz
为什么这样说呢，这张图是通过配置CLK POL寄存器的值来选择是时钟的上升沿发出数据还是下降沿发出数据

发表于 2012-10-8 14:35

呵呵，我还以为没解决呢。

发表于 2012-10-8 21:30

呵呵，我还以为没解决呢。
ji7411 发表于 2012-10-8 14:35

解决啦。昂昂