郁闷！资源装不下了。。。

发表于 2012-10-22 19:30

这个设计用了32960个pairs，而器件本身只有27288个，超了20%
drentsi 发表于 2012-10-18 15:19

与报告不一样，怎么看出来的？

发表于 2012-10-22 21:41

嘿嘿，最后还会有一个报告。

发表于 2012-10-24 08:44

127060
综合之后是这样的情况。结果到了MAP就提示装不下了。怎么register账面上还不到一半就不行了呢？器件是S6LX45T
应该不是BUFG的问题，之前的版本也是那么多BUFG，register和LUT在2万出点头，能布下。MAP报告里B ...
sleepybear 发表于 2012-10-18 14:21

综合报告只有参考意义，如果MAP失败，可以设置MAP选项优化资源利用率。

发表于 2012-10-24 12:18

综合报告只有参考意义，如果MAP失败，可以设置MAP选项优化资源利用率。
atua 发表于 2012-10-24 08:44

是呀

发表于 2012-10-26 11:40

1、时钟太多也是没办法的事情，设计中时钟域比较多；
2、修改了一些MAP属性，还是不行。LUT用到了80%，确实不太好办；
3、将其中一个功能模块用一个精简IP替换了，省了1000左右的LUT，现在是够了。不过对于这个精简IP，还有一些周边调试工作；
4、这次增加的功能算是调差不多了，剩下就是得对于那个精简IP周边做一些调试工作了。
:L:L:L:L:L:L:L:L

多谢大家：）

发表于 2012-10-26 14:10

1、时钟太多也是没办法的事情，设计中时钟域比较多；
2、修改了一些MAP属性，还是不行。LUT用到了80%，确实不太好办；
3、将其中一个功能模块用一个精简IP替换了，省了1000左右的LUT，现在是够了。不过对于这个精简I ...
sleepybear 发表于 2012-10-26 11:40

解决就好了。

发表于 2012-10-26 22:38

恭喜恭喜

发表于 2012-10-26 22:44

学习了

发表于 2012-10-26 23:01

解决就好啊。

发表于 2012-10-27 10:33

1、时钟太多也是没办法的事情，设计中时钟域比较多；
2、修改了一些MAP属性，还是不行。LUT用到了80%，确实不太好办；
3、将其中一个功能模块用一个精简IP替换了，省了1000左右的LUT，现在是够了。不过对于这个精简I ...
sleepybear 发表于 2012-10-26 11:40

需要很多时钟？能简单介绍下吗？为啥需要那么多时钟？

发表于 2012-10-27 12:34

需要很多时钟？能简单介绍下吗？为啥需要那么多时钟？
atua 发表于 2012-10-27 10:33

这块片子在系统里是做一些辅助功能的：做了4个时钟的distributor（PCB限制，没用外置的，用FPGA代替）给外部；对时钟源产生电路还做了一些管理切换；还有几路音频处理（不同源，为了后续处理的同步考虑，得用各自不同的时钟。即使同一路也还得根据不同来源来切换不同的时钟），主要逻辑耗费在这里了；还有PCI-e、MicroBlaze等等。。。:(

发表于 2012-10-27 22:23

这块片子在系统里是做一些辅助功能的：做了4个时钟的distributor（PCB限制，没用外置的，用FPGA代替）给外部；对时钟源产生电路还做了一些管理切换；还有几路音频处理（不同源，为了后续处理的同步考虑，得用各自不 ...
sleepybear 发表于 2012-10-27 12:34

用了太多东西了。哈哈

发表于 2012-10-27 22:36

发表于 2012-10-27 22:47

这块片子在系统里是做一些辅助功能的：做了4个时钟的distributor（PCB限制，没用外置的，用FPGA代替）给外部；对时钟源产生电路还做了一些管理切换；还有几路音频处理（不同源，为了后续处理的同步考虑，得用各自不 ...
sleepybear 发表于 2012-10-27 12:34

用的东西很多，希望加油，成功啊

发表于 2012-10-30 10:42

32# sleepybear

时钟分发这个没办法，音频输入部分速度应该不高，可以考虑用一个高速时钟做同步吗？如果时钟太多，后续的布局布线会有问题。

发表于 2012-10-30 20:57

发表于 2012-10-30 21:01

发表于 2012-10-30 21:08

发表于 2012-10-30 21:59

解决就好。

发表于 2012-10-31 10:18

马下

[Quartus] 郁闷！资源装不下了。。。

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