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192
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高级技术员
这个设计用了32960个pairs,而器件本身只有27288个,超了20% drentsi 发表于 2012-10-18 15:19
使用特权
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助理工程师
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250
795
版主
127060 综合之后是这样的情况。结果到了MAP就提示装不下了。怎么register账面上还不到一半就不行了呢?器件是S6LX45T 应该不是BUFG的问题,之前的版本也是那么多BUFG,register和LUT在2万出点头,能布下。MAP报告里B ... sleepybear 发表于 2012-10-18 14:21
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1万
实习生
综合报告只有参考意义,如果MAP失败,可以设置MAP选项优化资源利用率。 atua 发表于 2012-10-24 08:44
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资深工程师
1、时钟太多也是没办法的事情,设计中时钟域比较多; 2、修改了一些MAP属性,还是不行。LUT用到了80%,确实不太好办; 3、将其中一个功能模块用一个精简IP替换了,省了1000左右的LUT,现在是够了。不过对于这个精简I ... sleepybear 发表于 2012-10-26 11:40
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高级工程师
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需要很多时钟?能简单介绍下吗?为啥需要那么多时钟? atua 发表于 2012-10-27 10:33
这块片子在系统里是做一些辅助功能的:做了4个时钟的distributor(PCB限制,没用外置的,用FPGA代替)给外部;对时钟源产生电路还做了一些管理切换;还有几路音频处理(不同源,为了后续处理的同步考虑,得用各自不 ... sleepybear 发表于 2012-10-27 12:34
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中级工程师
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资深技术员
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