模拟技术应用问答

只看该作者 · 2012-11-2 13:39

容性负载是怎么回事?

许多基准带有输出放大器，当接上大的容性负载工作时，输出会变得不稳定并且可能振荡。因此为了减少噪声，在基准输出端接上(几个μF或更大)的大电容是不妥当的，但1～10 nF的电容常常是允许的，有一些基准(如AD588)有减少噪声端，电容可以安全地接上去。假如提供强制检测端，在容性负载条件下有可能改善回路动态特性。为弄清楚，请查阅产品说明和咨询制造厂家应用工程师。即使电路是稳定的，使用大的容性负载也是不合理的，因为这样会使基准导通时间增加。

怎样才能保证采样时钟具有低的相位噪声?

在你的微处理器或数字信号处理器中不能使用晶体振荡器电路作为采样时钟源。在晶体振荡器电路中尽可能不使用逻辑门电路。晶体振荡器通常是用逻辑门过激励晶体构成的，这不仅对长期稳定性没有好处，而且会引入比一个简单的晶体管振荡器还坏的相位噪声
。另外来自处理器的数字噪声，或者从集成封装的其它门电路来的数字噪声(假设逻辑门用作振荡器)将作为相位噪声出现在振荡器输出端。理想情况下，可使用一只晶体管或场效应管作为晶体振荡器和具有一个逻辑门的缓冲器。
这个逻辑门和振荡器本身具有去耦极好的电源。集成封装的门电路将不被采用，因为来自那里的逻辑噪声将对信号相位调制(它们可以用在直流场合，但不能用于快速开关状态)。
假如在晶体振荡器和各种模数转换器的采样时钟输入端之间有一个分频器，要使这个分频器的电源与系统逻辑分别进行去耦，以使电源噪声避开相位调制时钟。采样时钟电源线应远离所有的逻辑信号线以防止来自引入的相位噪声干扰。同时它还应远离低电平模拟信号线，以免使之恶化。

应该怎样远距离传输模拟信号而又不损失精度?

对这个常见问题的最好解决方法是使用压频转换器(VFC)以频率形式传输模拟信号。VFC是一种输出频率与输入信号成正比的电路。通过光电隔离器、光纤链路、双绞线或同轴电缆和无线电链路在远距离传输线路上传输频率信号使其不受干扰这是相当容易的，如图21所示。

如果要求传输的信息一定是数字量，那么只要把接收器做成为一个频率计数器，利用单片机很容易实现。通过频压转换器(FVC)可以把频率转换成模拟电压，一般VFC经过适当接线都具有反转换，即FVC的功能，常用于锁相环。

只看该作者 · 2012-11-2 13:49

本帖最后由丶tiantian 于 2012-11-2 13:50 编辑

为什么有这样多不同类型的运算放大器?

因为在不同的应用中有这样多的重要参数，还因为不可能使这些参数同时都达到最佳。所以运算放大器可以根据速度、噪声(电压噪声、电流噪声或两者)、输入失调电压和漂移、偏置电流和漂移及共模电压范围进行选择。与电源有关的其它选择因素还包括：输出功率、功耗、工作电压、环境温度范围和封装形式。不同的电路结构和制造工艺可对不同的性能参数进行优化。

运算放大器在结构上有共同点吗?

有。大多数类型(电压输入)运算放大器都有三级结构，第一级是带有差分输入和差分输出的输入级，具有高共模抑制；第二级是带有差分输入和单端输出的增益级，电压增益很高，一般具有单极点频率响应；第三级是输出级，通常具有单位电压增益，结构框图如图所示。

问：我想使用ΣΔADC，但是有一些问题。因为它与以前我所用过的转换器似乎有明显的差别。当着手设计抗混叠滤波器时，我首先要考虑哪些问题?

过采样转换器的主要优点是防止混叠所需要的滤波变得十分简单。为了弄清楚为什么会这样，以及对滤波器有些什么限制，首先，让我们看一下这种转换器所使用的基本的数字信号处理方法。为了设计抗混叠滤波器，我们把ΣΔADC看作一种常规的高分辨率转换器，以远高于奈奎斯特采样速率进行采样，其后还跟一个数字采样抽取电路(decimator)和数字滤波器。进入数字抽取电路的输入信号是一种与噪声整形传递函数无关的1位位流(1-bit serial)。对输入信号以调制器输入采样速率F ms 进行采样，F ms 比两倍的最大输入信号频率(奈奎斯特串行位速率)还要高得多。图61示出的曲线可以看作是抽取滤波器的频率响应。其中在fb和F ms -fb之间的频率成分大幅度衰减，因此可以使用数字滤波器来滤掉转换器频带范围内［0，F ms - fb］而又不包括有用带宽［0，fb ］的所有信号。但转换器不能区分是频带［0,±fb］范围内呈现的输入信号，还是［kF ms ,±fb］范围内呈现的输入信号(其中k为整数)。通过采样处理把在［kF ms ,±fb］范围内的任何信号(或噪声)都混叠到有用频带［ 0,fb］内。只能以数字采样方式工作的采样抽取滤波器对衰减这些信号无能为力。

因此在转换器对输入信号进行采样之前，必须用抗混叠滤波器去除［kF ms ±f b］频带内的输入噪声。

只看该作者 · 2012-11-2 13:54

我的数模转换器(DAC)必须离中心处理器及其它处理器距离很远。我最好采用何种方**

首先你必须确定是使用串行式DAC还是并行式DAC。当使用并行式DAC时，你应该确定每个DAC进入存储器I/O端口的地址，如图10.3所示。

然后你应该对每个DAC编程，将写命令直接写入适当的I/O口地址。但这种结构具有明显的缺点。它不但需要并行数据总线，而且到所有远处的端口都需要一些控制信号线。然而串行接口只需要为数不多的两条图103 多个并行式DAC接线图线，显然它比并行接口经济得多。一般说来，虽然串行式数据转换器不能对处理器的存储器寻址，但是可以把许多串行DA C接到处理器的串行端口上，然后利用处理器的其它端口产生片选信号来逐一地启动每个DAC 。片选信号虽然仅需要一条线就能将每个DAC都接到串行接口上，但是接到处理器上传输片选信号线的数目可能受到限制。解决这个问题的一种方法是采用菊花链(daisychained)式结构，将所用的串行式DAC 都连在一起。图10.4示出了如何将多个DAC连接到一个I/O端口上。每个DAC都有一个串行数据输出(SDO)脚，将第一个DAC(即DAC0)的SDO脚接到本菊花链中的下一个DAC(即DAC1)的串行数据输入(SDI)脚。LDAC 和 SCLK以并行方式被送到本菊花链中的所有DAC。因为在时钟作用下送入SDI的数据最终都要到达SDO(N个时钟周期之后)，所以一个I/O端口能够寻址多个DAC。但是这个I/O端口必须输出很长的数据流(每个DAC占的N位乘以本菊花链中DAC的数目)。这种结构的最大优点是不需要对寻址的DAC进行译码。所有的DAC在相同的I/O端口上都有效。菊花链式结构的主要缺点是可达性(accessibility)或等待时间长。即使要改变某一个DAC的状态，处理器也必须从该 I/O端口输出全部数据流。

图104
多个串行式DAC菊花链式结构