ARM9中的5级整数流水线

1万 · 2007-4-13 14:28

什么叫整数流水线,望高手赐教...

1万 · 2007-4-13 21:23

1万 · 2007-4-14 07:50

<<ARM体系结构与编程>>,清华大学出版社...
我在网上搜索过好象有这种说法,但不知是什么意思....

2万 · 2007-4-14 08:54

比如经典奔腾，就有整数运算核核浮点协处理器，它的每条整数流水线都分为四级流水，而浮点流水又分为八级流水。

流水线的工作方式就象工业生产上的装配流水线。在CPU中由5—6个不同功能的电路单元组成一条指令处理流水线，然后将一条X86指令分成5—6步后再由这些电路单元分别执行，这样就能实现在一个CPU时钟周期完成一条指令，因此提高CPU的时钟频率，并通过不同单元的同时运行来提高整体运算速度。

流水线越长分的步骤越细，主频就可以做的越高，例如Pentium 4的流水线就长达20级。因此它的主频可以做的很高。但整体速度并不一定会随主频相应提高的

再说说怎样计算CPU、特别是流水线速度，以最简单的经典奔腾整数核来说吧：
它的整数核流水线分为四级流水，即指令预取、译码、执行、写回结果，

我们来分析下流水线下的指令执行时间核步骤：
顺序执行时

	CLK1	CLK2	CLK3	CLK4	CLK5	CLK6	CLK7
指令1	预取	译码	执行	写回
指令2		预取	译码	执行	写回
指令3			预取	译码	执行	写回
指令4				预取	译码	执行	写回
	第一条开始				第一条执行完

可以看出，顺序执行时除了前面几条指令后面的都能做到1CLk1条指令，确实很快；

有跳转时:

	CLK1	CLK2	CLK3	CLK4	CLK5	CLK6	CLK7	CLK8
指令1	预取	译码	执行	写回
指令2跳转		预取	译码	执行	写回

指令3正确			预取	译码	执行	写回
指令3跳					预取	译码	执行	写回
	第一条开始				第一条执行完

有跳转时，如果预测正确会在CLK5执行第三条指令（不影响速度）
如果预测错误，就得在CLK5重新启动指令3的预取、译码、执行、写回过程，这条指令就慢了2个CLK，
对于Pentium 4的20级流水线，那就不是慢一点点了,事实上也确实如此

但是流水线过长也带来了一定副作用，很可能会出现主频较高的CPU实际运算速度较低的现象，Intel的奔腾4就出现了这种情况，它的1.4G主频CPU ，其运算性能却远远比不上AMD 1.2G的速龙甚至奔腾III 1G。

呵呵，当初被INTEL忽悠了的人可真不少啊:-)

1万 · 2007-4-14 09:01

谢谢 xwj...
还有个问题想请教一下,ARM里面由于流水线的原因,每条指令的执行时间并不是固定的,取决于程序是否发生了跳转等原因,但为什么有的MCU也是流水线的,但指令在任何情况都是固定的执行周期,比如很多改进51内核LPC900,XC800,ATMEL 89LPx,我觉得固定的比较好,特别是嵌入式...

2万 · 2007-4-14 09:14

你了解CPU流水线吗？

作者：

让我们先来了解一下流水线（Ｐｉｐｅｌｉｎｅ）。流水线是Ｉｎｔｅｌ首次在４８６芯片中开始使用的。流水线的工作方式就像工业生产上的装配流水线。在ＣＰＵ中由５??６个不同功能的电路单元组成一条指令处理流水线，然后将一条Ｘ８６指令分成５??６步后再由这些电路单元分别执行，这样就能实现在一个ＣＰＵ时钟周期完成一条指令，因此提高ＣＰＵ的运算速度。经典奔腾每条整数流水线都分为四级流水，即指令预取、译码、执行、写回结果，浮点流水又分为八级流水（如图１）。

流水线是ＣＰＵ性能的一个重要参数。流水线设计的不同是由ＣＰＵ本身的构架所决定的，而采用几级的流水线是由ＣＰＵ设计的目的决定的。我们知道Ｋ７和ＰⅢ的流水线为１０级，Ｋ８为１２级的；Ｐ４既有２０级的（Ｎｏｒｔｈｗｏｏｄ和Ｗｉｌｌａｍｅｔｔｅ核心）也有３１级的（Ｐｒｅｓｃｏｔｔ核心），这取决于ＣＰＵ的核心。可是还有一些问题是容易让人忽视的，下面就让笔者来谈一谈流水线带来的误区。

处理器流水线基本可以划分为：指令预取→指令解码→指令执行→载入／储存→写回寄存器这五个部分。在一个周期内只能进行单一的“行为”，如“预取”、“解码”等，但不否认可以同时进行这五个操作。

流水线可以被比喻为“楼梯”，不管采用几级流水线，一个周期内所达到的高度都是一个楼层的高度。也就是说楼梯采用的阶数越多，坡度越小，同时路程也越长；这样对于构架一定的情况下，楼梯的阶数必然有一个最佳值。ＣＰＵ的主频，可以将其看成登楼梯的某人的速度，而在一定的时间内人所到达的高度便是ＣＰＵ的性能。这样说，或许不够清晰，我们不妨用具体的数值来看一下。假设楼梯的阶数为１０（Ｋ７），速度为１ＧＨｚ，它完成一个周期的时间就是１０／１＝１０。而如果楼梯的阶数为２０（Ｐ４），速度为２ＧＨｚ，完成一个周期的时间也是１０（２０／２）。也就是说采用２０阶需要２倍的速度才可以在同样的时间内完成相同的任务。但这种计算方法过于简单，在实际运算中并不是这样的（如图２）。也就是说２０阶楼梯的路程并不是１０阶路程的２倍，但这个比方却能很形象地说明流水线的长短与频率之间的关系。

那么既然如此，为什么ＣＰＵ厂商还在不断加长ＣＰＵ的流水线呢？Ｉｎｔｅｌ最新的Ｐｒｅｓｃｏｔｔ核心的ＣＰＵ流水线长达３１级。增加的流水线级数，设计起来比较容易，电路比较简单，每级执行的操作也简单，同时有利于提升处理器的频率。“可提升处理器的频率”这一点对厂商来说很重要，可以让其在频率的竞争中处于领先的位置。但有一利就有一弊，超长流水线所带来的负面效应，就是分支预测性能的下降。分支误预测仍是Ｉｎｔｅｌ最弱的一环。分支预测发生在流水线的第一段，如果处理器误预测了一个分支，它必须从流水线中冲掉在错误分支方向上执行的全部指令，然后在正确的程序分支方向上重新启动指令执行和处理。流水线越长分支误预测造成的性能损失越大。简单地说Ｐｅｎｔｉｕｍ４处理器在运行中如果分支预测准确，运行速度会很快，如果预测错误，那么Ｐｅｎｔｉｕｍ４处理器将比ＡＭＤ处理器受到更多周期的惩罚。

前面笔者曾提到过“如何设计流水线是由ＣＰＵ本身的构架决定的”。其实，关于流水线不仅仅只是文中开头的那几个数字。因为设计的不同，ＡＭＤ的ＣＰＵ包括整数流水线和浮点流水线。如Ｋ７构架的整数流水线为１０级，而浮点流水线（又称“流水线深度”）１５级；Ｋ８构架的整数流水线在Ｋ７的基础上增加了２级（即１２级），浮点流水线也是如此（即１７级）。而Ｉｎｔｅｌ的流水线就更为特殊，因为其特殊的构架它并不分整数和浮点流水线，而是将８级指令获取／解码的流水线分离出来，因此严格说起来，Ｎｏｒｔｈｗｏｏｄ和Ｗｉｌｌａｍｅｔｔｅ核心有２８级流水线，而Ｐｒｏｓｃｏｔｔ有３９级流水线，是现在Ａｔｈｌｏｎ６４（Ｋ８）架构流水线的两倍。

ＣＰＵ是一个整体单纯地看待某一个性能参数是不明智的，所以现在ＡＭＤ和Ｉｎｔｅｌ都在提出各自对ＣＰＵ性能评价的标准。ＡＭＤ提出“ＴＰＩ ??ＴｒｕｅＰｅｒｆｏｒｍａｎｃｅＩｎｉｔｉａｔｉｖｅ??理念”，即所谓真实性能标准理念，是指协助用户全面理解适合实际应用需求的电脑性能的一种理念。它既取决于ＣＰＵ的时钟频率（以ＭＨｚ或ＧＨｚ计量），又取决于ＣＰＵ在规定时钟周期内可以完成的工作量??以每时钟周期完成的指令数（ＩＰＣ）计量??。真实性能就等于时钟频率与单位时间周期完成工作量的组合，即应用性能＝??时钟频率／ＭＨｚ??×??每时钟周期完成的工作量／ＩＰＣ??。而Ｉｎｔｅｌ也提出用“耗电／性能”作为衡量ＣＰＵ性能的标准。

结论一：流水线的提出可以将复杂的操作或问题简单化（分成几个简单的部分，个个击破）。ＡＭＤＣＰＵ浮点运算比较强劲，与它单独设计浮点流水线不无关系，而Ｉｎｔｅｌ在整数和解码方面一直独占鳌头，与它“将８级指令获取／解码的流水线分离出来”有很大关系。

结论二：文中提到楼梯的比喻并不贴切，因为它不能反映出同时进行的多个操作。不过，倒很能说明流水线越长就越需要高频率来支持。

结论三：长流水线有利于提升ＣＰＵ频率，但主频不是惟一衡量ＣＰＵ性能的参数，对于此时ＣＰＵ技术的高度发展，用其来衡量ＣＰＵ的性能并不合理，这也是就Ｉｎｔｅｌ在频率竞争中放弃追求长流水线的原因。

最后，笔者希望大家不要片面地将流水线作为衡量一款处理器的重要标准，毕竟ＣＰＵ只有实际应用中获得出色的表现才能得到用户的认可。

1万 · 2007-4-14 09:23

ARM9中的5级整数流水线

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“整数流水线”？哪看来的？肯定是翻译错误或者是抄错了

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是指 整数运算核 的流水线,这是相对于有浮点协处理器的CPU

谢谢 xwj...

你了解CPU流水线吗？ [转]

再次感谢xwj...

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是指整数运算核的流水线,这是相对于有浮点协处理器的CPU