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verilog简单问题求教

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楼主: magic_yuan
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21楼
zyj_hb| | 2013-1-27 18:57 | 只看该作者 回帖奖励 |倒序浏览
时序电路可以用阻塞赋值，但是如果赋值语句的顺序处理不好的话，容易产生隐含的锁存器。

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22楼
zyj_hb| | 2013-1-27 19:14 | 只看该作者
本帖最后由 GoldSunMonkey 于 2013-1-27 20:48 编辑

例如楼主的例子，如果使用非阻塞赋值，电路是clear的上升沿会使电路计数清零。如果使用阻塞赋值，那就是clear的高电平使电路计数清零。

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23楼
GoldSunMonkey| | 2013-1-27 20:48 | 只看该作者
感谢分享啊

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24楼
magic_yuan|  楼主 | 2013-3-10 00:16 | 只看该作者
前段学习STM32去了，现在又开始学习VERILOG了。感谢各位大侠。还需要细细体会。

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25楼
magic_yuan|  楼主 | 2013-3-10 00:18 | 只看该作者
Backkom80 发表于 2013-1-24 08:05
楼主将概念都搞反了，
是时序逻辑要用非阻塞赋值，组合逻辑用阻塞赋值
时序逻辑和组合逻辑的区分是在触发条 ...

感谢大侠，
   时序逻辑和组合逻辑的区分在触发条件上？不知道这话怎么理解。二者的触发条件是什么，有点不明白了。

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26楼
magic_yuan|  楼主 | 2013-3-10 00:22 | 只看该作者
例如这里为四位计数器，为时序逻辑，其触发条件是输入脉冲的上升沿。
假如有一组合逻辑电路，例如一非门，这个触发条件貌似也是输入信号的变化。
那二者区别是？
  水平有限，实在有些想不明白。多谢大侠指教！

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