一个CPLD“可能”完成的简单任务与数字信号的本质特性
(不知该写那个版，暂时放在这里)
老大交给我一个简单任务，如下：
输入信号：1、一串周期为ts信号脉冲，初始状态为高，最后状态为高
2、时钟信号，周期远比信号周期低
3、CPU输出的读写信号
以上信号可以用，也可以不用。
输出要求： 当输入信号存在时，输出低电平，否则为高电平。输出的信号可以滞后于信号周期，但不能大滞后。如下图1所示。
俺沉思良久没法在CPLD内用语言或硬件电路完成（其实两者一样，只要能建立起实现的硬件模型），因为现在的要求是，在时间轴上对信号进行有效改变。
最后我得出以下结论:
在数字领域内，我们永远没法改变数字信号的固有本质特性：数字信号在时间轴上的周期性，高低电平特性恒定。
不管我们采用什么样的方法，在数字领域内(CPLD)，我们都不会改变数字固有本质特性，即改变它的周期性，时间性，高低电平性。如果需要改变的话，一定要回归到模拟信号上来，利用电容或电感元件的储能特性(电容或电感的伏安关系，即相位改变的性质)才可以改变数字信号在的周期性，时间性等。
当然，我们也可以利用一下数字信号的脉冲性。即可以利用一下脉冲的上升沿或下降沿产生计数，但是这里也没有改变到数字信号的本质，在时间轴上，数字性质没有被改变。
现在做个假设：设输入信号为A，输出为F。设有 F = f(A).
则最后，F一定会真实地反映了A的时间性、周期性和高低电平特生，并且永远不会改变A的这种性质。
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