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请教：关于程序不稳定的问题

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楼主: liushachen
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21楼
GoldSunMonkey| | 2013-5-14 13:52 | 只看该作者 回帖奖励 |倒序浏览
Backkom80 发表于 2013-5-14 08:14
感觉应该是楼主对时序的设计有点乱，从描述来看可能存在如下情况，例：
1，代码放的位置不同，时序有可能不 ...

感谢回复啊。

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22楼
Backkom80| | 2013-5-14 16:08 | 只看该作者
GoldSunMonkey 发表于 2013-5-14 13:52
感谢回复啊。

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23楼
yuxhuitx| | 2013-5-14 17:25 | 只看该作者
应该还是代码问题，边界处理可能还是用C的思想来做VERILOG；先确保软件仿真结果正确再往下走。个人习惯是不管改了那里仿真再说

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24楼
liushachen|  楼主 | 2013-5-14 23:01 | 只看该作者
Backkom80 发表于 2013-5-14 08:14
感觉应该是楼主对时序的设计有点乱，从描述来看可能存在如下情况，例：
1，代码放的位置不同，时序有可能不 ...

:handshake感觉是你所说的时序约束问题，我没有进行时序约束，每次编译后，布局布线都改变了，结果都随着变化了。关键是不太会设置时序约束，请问：如何进行时序约束，应该从何学起，需要看哪些资料？

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25楼
lwq030736| | 2013-5-14 23:12 | 只看该作者
liushachen 发表于 2013-5-12 19:11
先确定下问题点，是不是因为没有加时序约束造成的啊，不过输入信号的频率不高呀，几十赫兹。有时，对某几 ...

如果前仿真正常，并且你没加时序约束的话那肯定是时序的问题

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26楼
liushachen|  楼主 | 2013-5-14 23:25 | 只看该作者
功能仿真没问题。关键这个时序约束不会加，从何学起呢

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27楼
Backkom80| | 2013-5-15 08:47 | 只看该作者
liushachen 发表于 2013-5-14 23:01
感觉是你所说的时序约束问题，我没有进行时序约束，每次编译后，布局布线都改变了，结果都随着 ...

时序约束分4类：
1，输入端口到第一级寄存器
2，寄存器到寄存器
3，最后一级寄存器到输出端口
4，输入到输出的纯组合逻辑


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28楼
GoldSunMonkey| | 2013-5-15 15:10 | 只看该作者
Backkom80 发表于 2013-5-15 08:47
时序约束分4类：
1，输入端口到第一级寄存器
2，寄存器到寄存器

嗯嗯，这个看书嘛。
问题太大了

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29楼
xiao6666| | 2013-5-15 23:24 | 只看该作者
GoldSunMonkey 发表于 2013-5-15 15:10
嗯嗯，这个看书嘛。
问题太大了

有点大，猴哥多帮忙啊

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30楼
liushachen|  楼主 | 2013-5-16 13:28 | 只看该作者
GoldSunMonkey 发表于 2013-5-15 15:10
嗯嗯，这个看书嘛。
问题太大了

看很多书上都说在讲用classic timing annalysis 来约束时序，可FPGA是Cyclone IV的，所以我用的版本比较新，好像只能用timequest进行约束，书上就很少讲到。头大，有点无从下手，看了一些资料，都是泛泛一讲，没详细说明。

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31楼
GoldSunMonkey| | 2013-5-16 22:59 | 只看该作者
liushachen 发表于 2013-5-16 13:28
看很多书上都说在讲用classic timing annalysis 来约束时序，可FPGA是Cyclone IV的，所以我用的版本比较 ...

他们肯定有手册的

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