如何设计最优化的状态机(完整版)

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 楼主| 修愚2003 发表于 2008-1-8 17:53 | 显示全部楼层 |阅读模式
找到一篇带图的,与大家共享!<br /> 相关链接:<a href='https://bbs.21ic.com/upfiles/img/20081/20081817522154.rar'>https://bbs.21ic.com/upfiles/img/20081/20081817522154.rar</a>
guxing1026 发表于 2009-8-7 15:11 | 显示全部楼层
附件呢??
guxing1026 发表于 2009-8-7 15:11 | 显示全部楼层
东西在哪呢?我怎么没看见??
Fourier00 发表于 2009-8-10 23:10 | 显示全部楼层
Verilog_CH06_FSM.pdf

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patrick007 发表于 2009-8-11 00:11 | 显示全部楼层
还带这样的。。。。。
00是好人啊~~
钻研的鱼 发表于 2009-8-11 08:40 | 显示全部楼层
非常不错。现在的状态机在高速设计时都用one-hot编码方式。 但是one-hot编码在代码里也有两种不同的书写,第一种就是采用上述的方法,还有一种如下面所示的编码方式:

always @ (*) begin
    ca本人 (1'b1) // synthesis parallel_case full_case
      cur_syncn[0]: begin end
      cur_syncn[1]: begin end
      cur_syncn[2]: begin end
      cur_syncn[3]: begin end
      cur_syncn[4]: begin end
   endcase      
end

always @ (posedge clk) begin
   cur_syncn <= nxt_syncn;
end


后一种在很多书里面提到,综合后的速度应该比第一种更快一些,为什么?
小嘿 发表于 2009-8-11 13:02 | 显示全部楼层
ca本人 (1'b1)
我晕。。真是无语
钻研的鱼 发表于 2009-8-12 08:37 | 显示全部楼层
不好意思,是case(1'b1). 非常抱歉
小嘿 发表于 2009-8-12 10:45 | 显示全部楼层
我还以为连代码都被驴霸了
white5502 发表于 2009-12-29 12:28 | 显示全部楼层
看来以前写的结构太乱了
drentsi 发表于 2009-12-30 21:08 | 显示全部楼层
状态机的运行速度跟语法无关,跟对信号路径的理解有关,现在的FPGA报告的速度瓶颈都不在状态机
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