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再请教一个VHDL的很基本的问题

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 楼主| 发表于 2008-4-2 20:37 | 显示全部楼层 |阅读模式
VHDL, logic, 信号, 进程, ST
构造体中定义的信号的值可不可以直接赋给一个进程中的一个变量？<br />(都是std_logic类型的）
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发表于 2010-5-26 13:01 | 显示全部楼层
先看verilog或VHDL，工具就用Modelsim吧
下来两条线，
走FPGA学QUARTUS或ISE、Synplify
走ASIC路线学DC、FORMALITY 、PT、ASTRO等。
上面都只是工具，做那方面还要看你的爱好了
CPU那就学计算机体系结构，视频音频那就学相关的东西
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发表于 2010-8-5 18:32 | 显示全部楼层
当然可以
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