求FPGA输出电平问题

发表于 2013-9-4 15:09

感觉100MHz信号明显过采样了，实际采样率应该奈奎斯特定律了吧

发表于 2013-9-4 16:04

jahnson066 发表于 2013-9-4 15:09
感觉100MHz信号明显过采样了，实际采样率应该奈奎斯特定律了吧

最高是2.5G的采样率应该够了吧

发表于 2013-9-5 08:31

sen19890606 发表于 2013-9-4 09:23
DPO 4050,带宽500MHz，2.5GS/S
对示波器只会基本操作，请问如果是容性负载负载的话应该怎么解决啊
还有如 ...

你看下，是不是打开了示波器探头的衰减开关了。

发表于 2013-9-5 12:55

你测试的时候多换几个地位置试试吧。

发表于 2013-9-5 22:59

本帖最后由 GoldSunMonkey 于 2013-9-5 23:00 编辑

jahnson066 发表于 2013-9-4 15:09
感觉100MHz信号明显过采样了，实际采样率应该奈奎斯特定律了吧

同步系统不需要奈奎斯特

发表于 2013-9-5 23:01

波形不太好啊，很奇怪。直接把PLL的波形给一个管脚观察一下

发表于 2013-9-6 15:25

GoldSunMonkey 发表于 2013-9-5 23:01
波形不太好啊，很奇怪。直接把PLL的波形给一个管脚观察一下

就是直接给的管脚，貌似是因为没有衰减，将示波器探头搞到10倍衰减档，幅值就达到要求了，8MHz那个看起来已经很像方波了，100MHz时还是像三角波，不知道是不是衰减倍数还是不够。
但是输出电平貌似不受控制了，设置为2.5V电平标准和设置为3.3V电平标准都输出3.3V，目前还没找到原因。

发表于 2013-9-6 23:08

sen19890606 发表于 2013-9-6 15:25
就是直接给的管脚，貌似是因为没有衰减，将示波器探头搞到10倍衰减档，幅值就达到要求了，8MHz那个看起来 ...

检查Bank电压

GoldSunMonkey · 发表于 2013-9-7 15:18

sen19890606 发表于 2013-9-6 15:25
就是直接给的管脚，貌似是因为没有衰减，将示波器探头搞到10倍衰减档，幅值就达到要求了，8MHz那个看起来 ...

你的电路和 FPGA 都没有问题。原因在于示波器探头的输入电容造成的。

打开衰减开关后，输入电容变小，所以就能看到比较正常的方波了。

高速数字电路带容性负载要达到方波的压摆率是需要很高的灌电流能力，FPGA 的输出带载能力是达不到的。

另外，如果高速数字电路真达到了那么高的压摆率，电路板上的电磁干扰将会成为很严重的问题。所以，高速数字电路都要限制输出灌电流的能力和后级输入电容值。

因此，你的问题是正常现象。

发表于 2013-9-7 19:50

GoldSunMonkey 发表于 2013-9-6 23:08
检查Bank电压

bank电压都是3.3V，我的意思是如果bank电压3.3V，那么就只能输出3.3V标准的电平吗？

发表于 2013-9-7 19:51

anjf163 发表于 2013-9-7 15:18
你的电路和 FPGA 都没有问题。原因在于示波器探头的输入电容造成的。

打开衰减开关后，输入电容变小，所 ...

原因确实是这样，多谢了。

发表于 2013-9-7 23:17

sen19890606 发表于 2013-9-7 19:50
bank电压都是3.3V，我的意思是如果bank电压3.3V，那么就只能输出3.3V标准的电平吗？ ...

是的啊

发表于 2013-9-7 23:17

sen19890606 发表于 2013-9-7 19:51
原因确实是这样，多谢了。

嗯，问题解决就好

发表于 2013-9-7 23:17

anjf163 发表于 2013-9-7 15:18
你的电路和 FPGA 都没有问题。原因在于示波器探头的输入电容造成的。

打开衰减开关后，输入电容变小，所 ...

感谢兄弟，我们都在查电路，你另辟蹊径，不错啊

发表于 2013-9-9 08:43

GoldSunMonkey 发表于 2013-9-7 23:17
是的啊

哦，知道了，多谢了。

发表于 2013-9-9 23:32

sen19890606 发表于 2013-9-9 08:43
哦，知道了，多谢了。

不客气啊

发表于 2013-9-9 23:32

sen19890606 发表于 2013-9-9 08:43
哦，知道了，多谢了。

欢迎常来啊

发表于 2013-9-10 21:49

GoldSunMonkey 发表于 2013-9-9 23:32
欢迎常来啊

:L版主怎么给分啊，我结贴他老说我分数分配不正确，是每一条回复都要给分吗

发表于 2013-9-13 14:22

Your scope should have an impedance setting. Set it to 50 ohm if possible

发表于 2013-9-23 17:57

可能是示波器探头容性造成的，或者你把示波器上的滤波器（一般是20M-50M）打开了。
想要证明FPGA管脚输出没问题也很简单，将输出从另一GCLOCK PIN接入，降频后再输出观察。

[FPGA] 求FPGA输出电平问题

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