发新帖我要提问
返回列表
打印
[FPGA]

Rapidio IP core

[复制链接]
1246|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
ct615|  楼主 | 2013-11-22 16:46 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
ip, core, RapidIO, AC, TE
本帖最后由 ct615 于 2013-11-22 16:55 编辑

最近在做rapidio 调用altera 的ip core ,FPGA 向外发送数据时，我利用FIFO向Avalon slave interface进行写数据，但是时序上有问题，io_s_wr_waitrequest信号在写使能和片选信号触发的情况下却一直为高电平，数据一直没有写进IO模块，关于这块，有经验的高手指点一下，谢谢

绿色区域为时钟上升沿，在上升沿刚好在两个数据的首尾连接处，也就是在时钟的上升沿处没有采集到待写数据

使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

ct615

1

主题

2

帖子

0

粉丝