【分享】+ 高速数据采样系统设计参考：基于ARM+FPGA+AD实现

发表于 2013-12-30 18:30

G21372 发表于 2013-12-29 22:29
惊现大神！求抱大腿！

大神还早呢，还望前辈不吝指教哈。

发表于 2013-12-31 00:13

看看的。

发表于 2014-1-4 23:57

250ksps也能算高速么

发表于 2014-1-5 17:15

quzhanguang 发表于 2014-1-4 23:57
250ksps也能算高速么

高不高是相对的

发表于 2014-3-19 15:11

楼主您好，我最近也要做该ADC的FPGA控制，请问两个问题：1.那个数据采集时间1.8us怎么理解；2.时序图里面的时间时间间隔，该器件都是设定了最小值，如果同时设定最大值，而最大值又小于clk一个周期值，则应该如何处理。谢谢指教！如果愿意，可以加我QQ490549563，也可以发我邮箱wgch19890113@163.com。非常感谢

发表于 2014-3-19 16:04

请问楼主代码中所用时钟是多少，从仿真中看似乎是33.333M。另外，楼主代码中状态22之后为23，怎么仿真图中状态11之后就为0了呢？

发表于 2014-3-19 16:05

请问楼主代码中所用时钟是多少，从仿真中看似乎是33.333M。另外，楼主代码中状态22之后为23，怎么仿真图中状态22之后就为0了呢？

发表于 2014-3-21 22:37

WGCH19890113 发表于 2014-3-19 16:04
请问楼主代码中所用时钟是多少，从仿真中看似乎是33.333M。另外，楼主代码中状态22之后为23，怎么仿真图中 ...

仿真图中没有对应几个通道全部读取的状况，所以出现了不对应。

发表于 2014-4-6 10:57

留名学习，正在摸索FPGA，并行高速AD，

发表于 2014-6-9 09:47

雪中送炭很是感谢......

发表于 2015-10-14 11:14

emouse 发表于 2014-3-21 22:37
仿真图中没有对应几个通道全部读取的状况，所以出现了不对应。

呼叫楼主，看到此贴，由是欢欣，我的疑问是：始终测试不到eoc信号，怎么破？？？:(:(

发表于 2015-10-14 11:15

此贴很好，指出实际调试中的问题，推荐！

发表于 2015-11-2 10:45

请问楼主，arm与FPGA通信的驱动，该如何编写呢？困扰好久了

发表于 2016-6-19 13:35

谢谢分享写得好极了

发表于 2017-5-28 21:50

好好好，不错不错不错

发表于 2017-12-9 14:39

AD芯片如何与FPGA相连？

发表于 2017-12-10 16:37

发表于 2017-12-10 16:37

这样的设计思路是做高速信号的首选。

发表于 2017-12-10 16:44

FPGA专用做信号的处理。

发表于 2017-12-10 16:44

DSP主要做信号处理，不做信号采集，省却了很多时间。

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