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【分享】+ 高速数据采样系统设计参考：基于ARM+FPGA+AD实现

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楼主: emouse
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21楼
emouse|  楼主 | 2013-12-30 18:30 | 只看该作者 回帖奖励 |倒序浏览
G21372 发表于 2013-12-29 22:29
惊现大神！求抱大腿！

大神还早呢，还望前辈不吝指教哈。

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22楼
1988020566| | 2013-12-31 00:13 | 只看该作者
看看的。

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23楼
quzhanguang| | 2014-1-4 23:57 | 只看该作者
250ksps也能算高速么

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24楼
emouse|  楼主 | 2014-1-5 17:15 | 只看该作者
quzhanguang 发表于 2014-1-4 23:57
250ksps也能算高速么

高不高是相对的

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25楼
WGCH19890113| | 2014-3-19 15:11 | 只看该作者
楼主您好，我最近也要做该ADC的FPGA控制，请问两个问题：1.那个数据采集时间1.8us怎么理解；2.时序图里面的时间时间间隔，该器件都是设定了最小值，如果同时设定最大值，而最大值又小于clk一个周期值，则应该如何处理。谢谢指教！如果愿意，可以加我QQ490549563，也可以发我邮箱wgch19890113@163.com。非常感谢

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26楼
WGCH19890113| | 2014-3-19 16:04 | 只看该作者
请问楼主代码中所用时钟是多少，从仿真中看似乎是33.333M。另外，楼主代码中状态22之后为23，怎么仿真图中状态11之后就为0了呢？

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27楼
WGCH19890113| | 2014-3-19 16:05 | 只看该作者
请问楼主代码中所用时钟是多少，从仿真中看似乎是33.333M。另外，楼主代码中状态22之后为23，怎么仿真图中状态22之后就为0了呢？

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28楼
emouse|  楼主 | 2014-3-21 22:37 | 只看该作者
WGCH19890113 发表于 2014-3-19 16:04
请问楼主代码中所用时钟是多少，从仿真中看似乎是33.333M。另外，楼主代码中状态22之后为23，怎么仿真图中 ...

仿真图中没有对应几个通道全部读取的状况，所以出现了不对应。

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29楼
lofky| | 2014-4-6 10:57 | 只看该作者
留名学习，正在摸索FPGA，并行高速AD，

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30楼
tyb0220| | 2014-6-9 09:47 | 只看该作者
雪中送炭 很是感谢......

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31楼
南极的问候| | 2015-10-14 11:14 | 只看该作者
emouse 发表于 2014-3-21 22:37
仿真图中没有对应几个通道全部读取的状况，所以出现了不对应。

呼叫楼主，看到此贴，由是欢欣，我的疑问是：始终测试不到eoc信号，怎么破？？？:(:(

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32楼
南极的问候| | 2015-10-14 11:15 | 只看该作者
此贴很好，指出实际调试中的问题，推荐！

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33楼
宗主| | 2015-11-2 10:45 | 只看该作者
请问楼主，arm与FPGA通信的驱动，该如何编写呢？困扰好久了

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34楼
zcf287| | 2016-6-19 13:35 | 只看该作者
谢谢分享 写得好极了

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35楼
乾之| | 2017-5-28 21:50 | 只看该作者
好好好，不错不错不错

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36楼
6688hyc| | 2017-12-9 14:39 | 只看该作者
AD芯片如何与FPGA相连？

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37楼
lzmm| | 2017-12-10 16:37 | 只看该作者

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38楼
minzisc| | 2017-12-10 16:37 | 只看该作者
这样的设计思路是做高速信号的首选。

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39楼
lzmm| | 2017-12-10 16:44 | 只看该作者
FPGA专用做信号的处理。

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40楼
minzisc| | 2017-12-10 16:44 | 只看该作者
DSP主要做信号处理，不做信号采集，省却了很多时间。

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