打印
[FPGA]

请教

[复制链接]
749|8
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
找不到人|  楼主 | 2014-12-11 10:37 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
process(stop,Zero)
begin
if stop = '1' then
    star <= '0';
elsif rising_edge(Zero) then
    star <= '1';
end if;
end process;
process(star,sysclk)
begin
  if star = '0' then
     cnt <= (others => '0');
  elsif rising_edge(sysclk) then
     cnt <= cnt+1;
  end if;
end process;
stop <= '1' when cnt(11 downto 4) = 27 else '0';
sig <= star;
修改stop <= '1' when cnt(11 downto 4) = 27 else '0';
stop <= '1' when cnt(11 downto 4) = 25 else '0';
sig输出的脉宽为什么会差一半呢?

相关帖子

沙发
找不到人|  楼主 | 2014-12-11 10:39 | 只看该作者
困惑了很久了,那位高手可否指点一下

使用特权

评论回复
板凳
ococ| | 2014-12-11 13:58 | 只看该作者
代码不完整,没法分析。

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

4

主题

8

帖子

0

粉丝