[FPGA] 请教

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 楼主| 找不到人 发表于 2014-12-11 10:37 | 显示全部楼层 |阅读模式
process(stop,Zero)
begin
if stop = '1' then
    star <= '0';
elsif rising_edge(Zero) then
    star <= '1';
end if;
end process;
process(star,sysclk)
begin
  if star = '0' then
     cnt <= (others => '0');
  elsif rising_edge(sysclk) then
     cnt <= cnt+1;
  end if;
end process;
stop <= '1' when cnt(11 downto 4) = 27 else '0';
sig <= star;
修改stop <= '1' when cnt(11 downto 4) = 27 else '0';
stop <= '1' when cnt(11 downto 4) = 25 else '0';
sig输出的脉宽为什么会差一半呢?
 楼主| 找不到人 发表于 2014-12-11 10:39 | 显示全部楼层
困惑了很久了,那位高手可否指点一下
ococ 发表于 2014-12-11 13:58 | 显示全部楼层
代码不完整,没法分析。
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