Verilog与VHDL（特权同学版权所有）
本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》（特权同学版权所有）
Verilog和VHDL，它们的历史渊源、孰优孰劣这里就不提了。美国和中国台湾地区的逻辑设计公司大都以Verilog语言为主，国内目前学习和使用Verilog的人数也在逐渐超过VHDL。从高校刚出来的同学大都熟悉VHDL，估计是因为国内高校的老师们接触VHDL早一些，所以学校里开设VHDL课程的也多一些。但是从学习的角度来讲，Verilog相对VHDL有着快速上手、易于使用的特点，博得了更多工程师的青睐。即便是学校里没接触过VHDL的初学者，只要凭着一点C语言的底子加上一些硬件基础，三两个月很快就可以熟悉Verilog语法。当然了，仅仅是入门还是远远不够的，真正掌握Verilog是必须花很多时间和精力，再加上一些项目的实践，才会慢慢对可编程逻辑器件的设计有更深入的理解和认识。（特权同学版权所有）
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