FPGA实战演练逻辑篇45：减少关键路径的逻辑等级

只看该作者 · 2015-7-2 21:55

减少关键路径的逻辑等级

本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》

配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt

下面要列举的代码示例是一些能够起到系统性能提升的代码风格。在逻辑电路的设计过程中，同样的功能，可以由多种不同的逻辑电路来可以实现，那么就存在这些电路中孰优孰劣的讨论。因此，带着这样的疑问，我们也一同来探讨一下几种常见的能够提升系统性能的编码技巧。请注意，本知识点所涉及的代码更多的是希望能够授人以“渔”而非授人以“鱼”，大家重点掌握前后不同代码所实现出来的逻辑结构，在不用的应用场合下，可能会有不同的逻辑结构需求，那么大家就要学会灵活应变并写出适合需求的代码。（特权同学，版权所有）

① 减少关键路径的逻辑等级

这个一个简单的例子要实现如下的逻辑运算：

y = ((~a & b& c) | ~d) & ~e;

表5.2 运算真值表

输入					输出
a	b	c	d	e	y
x	x	x	x	1	0
x	x	X	0	0	1
1	x	x	1	0	0
x	0	x	1	0	0
x	x	0	1	0	0
0	1	1	1	0	1

按照常规的思路，我们可能会写出如下的代码：

// Verilog例程

module example(a, b, c, d, e, y);

input a,b,c,d,e;

output y;

wire m,n;

assign m = ~a & b & c;

assign n = m | ~d;

assign y = n & ~e;

endmodule

图5.10 未优化前综合结果

我们来分析公式“y = ((~a & b & c) | ~d)& ~e;”，把~a从最里面的括号往外提取一级就等于减少了一级逻辑。我们简单的分析，当a=0时，y = ((b & c) | ~d) & ~e；当a=1时，y = ~d & ~e。由此我们不难得到“y = ((~a | ~d) & ((b &c) | ~d)) & ~e;”与前式是等价的。我们可以修改前面的代码如下：

// Verilog例程

module example(a, b, c, d, e, y);

input a,b,c,d,e;

output y;

wire m,n;

assign m = ~a | ~d;

assign n = (b & c) | ~d;

assign y = m & n & ~e;

endmodule

图5.11 优化后综合结果