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最近看到一个verilog的例子，如下：<br />module prog_top(addr,CE,nCS0,nCS1);<br />input[18:17] addr;<br />input CE;<br />output nCS0,nCS1;<br />wire[2:0] fpga_cs;<br /><br />assign fpga_cs[0] = (CE | addr[18] | addr[17]);<br />assign fpga_cs[1] = (CE | addr[18] | ~addr[17]);<br /><br />assign nCS0 = fpga_cs[0];<br />assign nCS1 = fpga_cs[1];<br /><br />endmodule<br /><br />为什么译码“(CE | addr[18] | addr[17])”不直接对输出信号nCS0、nCS1赋值呢？这样做有什么意义吗？<br /><br /> |
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