ads7223的时序问题

登录 · 发表于 2015-10-14 21:02

ads7223对寄存器写入值的时候，在spi clk的第20个时钟周期加RD信号，将SDI数据读入AD配置寄存器中，但是spi clk是一直都有的，那该如何判断第20个时钟周期的到来时刻？

发表于 2015-10-15 07:49

好像是有点难度, 一般 SPI 口不会提供另外中间特定位置的信号输出.
如果用软件 SPI 倒是可以, 只是速度是问题了, 看来 FPGA 才是比较好的解决办法

发表于 2015-10-15 08:50

airwill 发表于 2015-10-15 07:49
好像是有点难度, 一般 SPI 口不会提供另外中间特定位置的信号输出.
如果用软件 SPI 倒是可以, 只是速度是问 ...

但是从设计者的角度说，TI不可能设计一款AD，不兼容SPI通讯的，那么是不是还有好的解决办法呢？

发表于 2015-10-15 12:30

在标准 SPI 通信基础上增加了这个 RD 信号. 这个信号又不能跟 SE 信号靠.
TI 这么设计, 应该是考虑了高速通信的需求的.

发表于 2015-10-15 19:14

有什么好的解决办法吗？不用spi方式吗？

发表于 2017-9-26 14:27

airwill 发表于 2015-10-15 07:49
好像是有点难度, 一般 SPI 口不会提供另外中间特定位置的信号输出.
如果用软件 SPI 倒是可以, 只是速度是问 ...

FPGA用哪个具体型号来控制呢？

发表于 2017-9-27 11:39

应当用 busy 信号。

发表于 2017-10-29 11:43

玄德发表于 2017-9-27 11:39
应当用 busy 信号。

BUSY信号不可以忽略吗？CONVST和RD这俩足够控制读和写了吧求指导

发表于 2017-10-29 18:34

qmmdzd 发表于 2017-10-29 11:43
BUSY信号不可以忽略吗？CONVST和RD这俩足够控制读和写了吧求指导

CONVST、RD都是主机发给芯片的，
问题是，你如何知道，你敲门的时候，别人是否有功夫给你开门？

发表于 2017-10-29 20:03

对于 SPI 通信, 往往是主机端写数据寄存器引发数据的传输
而从机端是预先写数据寄存器, 主机的时钟触发数据的发送

[数据转换器-信号链] ads7223的时序问题