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module count(clk,rst,c_out,load);<br />input clk;<br />input rst;<br />input load;<br />output [3:0]c_out;<br />reg [3:0]c_out;<br />always @(posedge clk or negedge rst )<br />begin<br />if(load)<br /> if(~rst)<br /> c_out<=0;<br /> else <br /> if(c_out==4'b1111)<br /> c_out<=0;<br /> else<br /> c_out<=c_out+1; <br />end<br />endmodule<br />这个为什么不能综合，是不是因为load产生了latch，要是，那我应该怎么，描述使能，谢谢各位大虾． |
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楼主
