verilog 高手请进！

发表于 2007-8-27 01:05

小弟编写的这个程序是想让FPGA在高电平时输出一个数，而在低电平时输出另一个数，为什么在看仿真波形时只有低电平时的数呢？请各位大虾指点指点！ module ssj (             //input             clk1k,             //output             datan,             dataa,             datar             ); input clk1k; output [9:0]datan; output [5:0]dataa; output [2:0]datar; wire [9:0]datan; wire [5:0]dataa; wire [2:0]datar; reg [9:0]temp1; reg [5:0]temp2; reg [2:0]temp3; /********************************/ always @(temp1 or temp2 or temp3)     begin       if(clk1k==1)         begin             temp1&lt=10'b00_0100_1110;             temp2&lt=6'b11_0000;             temp3&lt=3'b101;         end       else         begin             temp1&lt=10'b00_0100_1111;             temp2&lt=6'b01_1000;             temp3&lt=3'b101;         end     end assign      datan=temp1; assign        dataa=temp2; assign        datar=temp3;          /**********************************/ endmodule

发表于 2007-8-27 08:55

发表于 2007-8-27 13:20

module ssj (             //input             clk1k,             //output             datan,             dataa,             datar             ); input clk1k; output [9:0]datan; output [5:0]dataa; output [2:0]datar; wire [9:0]datan; wire [5:0]dataa; wire [2:0]datar; reg [9:0]temp1; reg [5:0]temp2; reg [2:0]temp3; /********************************/ always @(posedge clk)     begin      // if(clk1k==1)         begin             temp1&lt=10'b00_0100_1110;             temp2&lt=6'b11_0000;             temp3&lt=3'b101;         end    //   else always @(negedge clk)         begin             temp1&lt=10'b00_0100_1111;             temp2&lt=6'b01_1000;             temp3&lt=3'b101;         end    // end assign      datan=temp1; assign        dataa=temp2; assign        datar=temp3;          /**********************************/ endmodule

发表于 2007-8-29 09:27

always @(clk)          if(clk==1)         begin             temp1&lt=10'b00_0100_1110;             temp2&lt=6'b11_0000;             temp3&lt=3'b101;         end      else         begin             temp1&lt=10'b00_0100_1111;             temp2&lt=6'b01_1000;             temp3&lt=3'b101;         end

发表于 2007-8-30 21:58

在你所说的例子应把always@(temp1 or temp2 or temp3)改为always @(clk1k) temp1,temp2,temp3不应该出现在括号中，相反clk1k作为触发条件应该在括号中写明

发表于 2007-9-1 08:29

always @(clk)          if(clk==1)         begin             temp1&lt=10'b00_0100_1110;             temp2&lt=6'b11_0000;             temp3&lt=3'b101;         end      else         begin             temp1&lt=10'b00_0100_1111;             temp2&lt=6'b01_1000;             temp3&lt=3'b101;         end 应该是这样的吧

发表于 2007-9-3 10:28

发表于 2007-9-3 11:41

module ssj (             //input             clk1k,             //output             datan,             dataa,             datar             ); input clk1k; output [9:0]datan; output [5:0]dataa; output [2:0]datar; wire [9:0]datan; wire [5:0]dataa; wire [2:0]datar; assign     datan=(clklk==1)?10'b00_0100_1110:10'b00_0100_1111; assign     dataa=(clklk==1)?6'b11_0000:6'b01_1000; assign     datar=(clklk==1)?3'b101:3'b101;            endmodule

发表于 2007-9-7 14:25

4楼，6楼 verilog语法基础不扎实:( 2楼，8楼是对的 2楼编译时，注意是2001语法 3楼 在同一个设计中尽量避免用不同的时钟沿，且你主观加了一个clk信号

发表于 2007-9-16 22:28

多写一些程序，熟能生巧。

verilog 高手请进！

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always@*

你没有搞明白触发边缘

采用电平触发好一点吧

always @() 括号中应包括所有条件和输入

电平触发

不错，不错！！！

cainiao

4楼，6楼 verilog语法不对的

多写一些程序，熟能生巧。

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