reg TI_buf;
wire TI_posedge;always@(posedge clk_48m or posedge rst)
begin
if (rst)
TI_buf<=1'b1;
else
TI_buf<=TI;
end
assign TI_posedge= TI & (~TI_buf);
TI是串口模块发送完毕产生的中断信号，
这代码里面，TI_posedge表示TI产生了上升沿，按理说跟教程差不多一样，
可是用modelsim仿真时，在workspace界面有很多 管脚信号 跟 内部信号 ，
但是我就找不到TI_posedge，请问问题出在哪里了？？
O(∩_∩)O谢谢
（我是综合后仿真的）
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