新手求助verilog

发表于 2016-5-30 22:48

数据收发采用串行传输协议，串行数据位宽1bit。数据采用双沿传输，上升传输奇数位、下降沿传输偶数位。系统时钟提供的是160MHz，数据收发采用的时钟速率是40MHz。为减少功耗及降低干扰，时钟不是持续输出，有参数要传输时发送时钟和数据，没有数据时，时钟和数据都为低。求大神帮忙

发表于 2016-6-1 14:57

怎么帮忙？给你写个代码？

发表于 2016-6-17 20:50

waiter 发表于 2016-6-1 14:57
怎么帮忙？给你写个代码？

嗯，可以帮忙吗？

发表于 2016-6-20 11:25

既然是新手就老老实实自己写,这个功能搞定你就入门了

发表于 2016-6-20 11:54

为什么不自己写

发表于 2016-6-20 14:33

鉴定完毕，楼主是懒虫

发表于 2016-6-28 09:19

突破需要**。

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