利用Verilog-HDL实现基于FPGA的分频方法

发表于 2021-3-28 14:45

从DDS相位累加器中，相应移植总结出来的任意频率分频原理

发表于 2021-3-28 14:45

用这种任意分频的原理来得到精准的方法，一定程度上能够提高数据传输的准确率

发表于 2021-5-31 15:15

时钟信号的处理是FPGA的特色之一

发表于 2021-5-31 15:15

选用的FPGA中有PLL的话，就可以利用厂家提供的分频/倍频IP核实现分频

发表于 2021-5-31 15:16

如果没有PLL的话，则要自己描述分频模块。整数分频比较容易实现

发表于 2021-5-31 15:16

不管用PLL和码差频率的使用PLL分频的简单实现，最重要的是，出了分频信号稳定，低抖动的

发表于 2021-5-31 15:16

计数分频和dcm分频都可以实现

发表于 2021-5-31 15:16

强烈建议你使用PLL或者DLL资源

发表于 2021-5-31 15:16

一般来说，时钟抖动、不确定会给系统带来严重的影响，甚至影响功能实现

发表于 2021-5-31 15:18

CYCLONE锁相环最大可以倍频到402.6M，之后可以任意分频。

发表于 2021-5-31 15:19

分频器是FPGA设计中使用频率非常高的基本单元之一。

发表于 2021-5-31 15:19

目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计

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