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[Actel FPGA] [求助]max delay timing requirements have not been met

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 楼主| 北京户口 发表于 2010-5-18 22:37 | 显示全部楼层 |阅读模式
requirements, Timing, des, Design, Designe
在designer内进行layout的时候，提示max delay timing requirements have not been met，查看了timing analyzer
看了周立功的designer那个视频，知道可以通过修改代码设计来更正，但是具体不知道怎么做，忘指定，谢谢！
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金鱼木鱼 发表于 2010-5-18 22:40 | 显示全部楼层
这个修行需要靠个人，时序不满足最终是要解决组合逻辑太长的问题，减少组合逻辑以及在组合逻辑插入流水线是两种好的方法，请多到网站上找些资料～
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