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 楼主| shurenfa 发表于 2010-6-1 15:16 | 显示全部楼层 |阅读模式
ge, edge, ST, RS, POS
always @ (posedge clk or negedge rst_n)
if(!rst_n) cnt <= 24'd0;
else cnt <= cnt+1'b1; //循环计数


为什么上面的程序不加一条 if(cnt==24'hffffff)cnt<=0;   
因为我记得C的嵌入式程序里面在累加前都会判断是否计数溢出,但是verilog的很多示例程序里我发现都没有这句判断是否计数已满的程序,是不是在FPGA里面不需要判断是否已满,满了以后+1就变为0了?
zhaoshifen 发表于 2010-6-1 15:28 | 显示全部楼层
是的,不过要看计数到多大把数据复位到零,如果只计数到100然后就回零,需要加一条if。
ayxyzyg 发表于 2010-6-1 15:30 | 显示全部楼层
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 楼主| shurenfa 发表于 2010-6-1 15:43 | 显示全部楼层
是的,不过要看计数到多大把数据复位到零,如果只计数到100然后就回零,需要加一条if。
zhaoshifen 发表于 2010-6-1 15:28

为什么记到100回0需要if 记到大一点就不需要呢???
ljolove 发表于 2010-6-2 09:03 | 显示全部楼层
估计如果你就是要计满的话,溢出大概就直接回0了
 楼主| shurenfa 发表于 2010-6-2 09:48 | 显示全部楼层
有高手能给个确定的答复吗?谢谢
zhaoshifen 发表于 2010-6-2 16:14 | 显示全部楼层
cnt有24bit,最大计数16777215(0XFFFFFF),再加一就是0,如果你使用cnt计数只到100,必须用语句复位置零。
 楼主| shurenfa 发表于 2010-6-2 17:23 | 显示全部楼层
哦 我知道了 ,是这个意思啊
jlgcumt 发表于 2010-6-3 14:50 | 显示全部楼层
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