软件仿真VHDL语言的一个问题

发表于 2011-3-20 21:23

综合时出现这个警告：
warn：the design contains one or more registers/latches that are directly incompatible with the spartan6 architecture.the two primary causes of this is either a register or latch described with beth an asynchronous set and asynchronous reset.or a register or catch described with an asynchronous polarity
对结果会是什么样影响啊？

发表于 2011-3-21 08:40

对FPGA内部结构特性没有仔细研究就看是写代码了吧？FPGA设计好比小孩玩的积木，就那么多形状，要想玩又好又快就得顺着这些基本模块的特性进行排列组合，而不能把这些基本模块改来改去:)

发表于 2011-3-21 10:39

你是不是写了一个寄存器，又通过时钟给数，又有异步Reset，又有外面的信号进行置1？
你自己优化一下代码吧
那个异步Reset，为啥初学者都是写异步Reset呢？你这样工具不能分析Reset的时序，很容易出错。这都是什么老师教的啊。最好的是把Reset进来以后打两拍，然后上全局时钟网络，作为Reset。

发表于 2011-3-21 10:48

d大侠能够写个范例让小的门膜拜下

发表于 2011-3-30 15:28

thanks,

发表于 2011-3-30 15:46

谢谢。

发表于 2011-6-26 22:46

期待。。。

发表于 2011-6-27 03:56

4# SuperX-man
哈哈，本来我准备写的，你都点名了，我就放弃了～～

发表于 2011-7-9 14:34

你写吧，大家照样期待。
点名之前你没来，要不就点你了:D

发表于 2011-7-9 16:46

;P哈哈，我写的SLR也没看到你看啊～

[matlab] 软件仿真VHDL语言的一个问题

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