时钟约束,其实就是让你的时钟能够正确满足你的逻辑.
毕竟一个时钟其实也是有setup time的,而且根据你走线,当然会产生一定的delay.
约束就是对于这些因素进行校正.因为FPGA内部走线的途径很多,你不约束.就会自动布线.但是你加了约束就会按照你的要求布线.
举个简单的例子: 你上网搜索如何从你家去公司. 网站会给你很多选择,可能默认选择是公交.但是你加个时限,要在1小时到,那么可能就是地铁了,如果要求半小时到..估计就变出租了..这就算是约束吧
至于给你的那些时序报告,就对你的工程的情况给出了详尽的分析.例如最快能达到什么程度,最坏情况,后续驱动门电路等等信息.
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