dsp builder9.0遇到问题，麻烦各位帮忙看看

发表于 2018-4-3 08:39

9.0里面altbus没有设置成输入和输出端口了，于是我就用的input和output ，可是这样matlab和modelsim仿真没有问题，但是到quartus上生成的vhd文件编译警告输出接地（其实在testbench中compile 时就有这个警告的），结果就是时序仿真错误，输出都是0，请问这是什么问题.这是在做教学例子正弦波

登录 · 发表于 2018-4-3 08:44

请问问题出在哪里，还有这边的警告可以不管吗

发表于 2018-4-4 11:29

dsp builder的问题就真的没人解答吗

发表于 2018-4-9 14:29

不会，我感觉altera公司的这个DSPbuild 就是骗人的，我学FPGA那回也挺着迷的，后来发现它啥也没给我

dsp builder9.0遇到问题，麻烦各位帮忙看看

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