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[verilog] 一个初学者简单的语句

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 楼主| ssssoner 发表于 2018-7-26 16:46 | 显示全部楼层 |阅读模式
XDATA
本帖最后由 ssssoner 于 2018-7-26 16:52 编辑

        tDLY=0；
TXDATA_r <= #tDLY 0; 这句话的含义 谢谢 谢谢
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zhangmangui 发表于 2018-7-26 22:50 | 显示全部楼层
这是仿真用的吧    不能综合实现的
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爱上0在路上 发表于 2018-7-27 08:44 | 显示全部楼层
#tDLY表示延时，这里tDLY为0，即无延时，TXDATA_r直接等于0。
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