verilog 某处多一个if语句便运行不正常的问题

发表于 2011-9-6 09:42

always @(pulse_in)
begin
if(pulse_in==0) pulse_out=0;

if(pulse_in==1)
begin
now_main <= now_main+1;
pulse_out<=1;
end
end

always @(pulse_in)
begin
if(pulse_in==0) pulse_out=0;

if(pulse_in==1)
begin
now_main <= now_main+1;
if(now_main>(now_sec*2))
begin
pulse_out<=1;
now_sec<= now_sec+1;
end
end
end

第一个运行正常
第二个写法就运行的不对
这是咋回事呀？

登录 · 发表于 2011-9-6 09:47

两段代码仿真结果分别如下

发表于 2011-9-7 08:52

感觉没有else容易产生锁存器

wangwenjia · 发表于 2011-9-7 20:19

程序蛮混乱的，
给 LZ 几个个编码建议
1 组合逻辑用阻塞赋值用always@（*）
2 时序逻辑用非阻塞赋值用always@（posedge clk or negedge rst_n）
3 一个always块只对一个信号进行赋值
然后LZ可以重新写一下

发表于 2011-9-7 21:36

LZ好强呀.组合逻辑里面,用自加操作....LZ加法器都跑晕了.

发表于 2011-9-14 21:10

一般情况下，在使用if语句的时候，要补全else，否则，编译器会综合出latch而不是DFF。

发表于 2011-9-26 13:24

多谢 utopiaworld
3 一个always块只对一个信号进行赋值
按照这条改了之后就可以了谢谢！

verilog 某处多一个if语句便运行不正常的问题

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