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[PCB] DDR3 layout规则问题

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 楼主| sanguanko 发表于 2019-11-20 11:22 | 显示全部楼层 |阅读模式
DDR, layout, DDR3, AC, 芯片
本帖最后由 sanguanko 于 2019-11-20 11:24 编辑

在一份芯片资料里看到一个DDR3 layout规则，其中有“DQS_0P to Middle of DQ(7:0) + 200 mils max skew of 50 mils” ，这几话该怎么理解？图片如下，谢谢。

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