21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › 占空比控制
返回列表 发新帖我要提问

[verilog] 占空比控制

[复制链接]
1211|4
 楼主| 2287312853 发表于 2019-11-25 15:50 来自手机 | 显示全部楼层 |阅读模式
控制, FPGA, HDL, PGA, verilog
请大家帮忙看下，怎么把4%的正占空比转变为-96%的负占空比，正负占空比之和为100%，fpga为50mhz频率输入，如果可以的话请举个例子说明一下，用veriloghdl怎么实现，谢谢了，急求！！！
回复

收藏 举报

相关帖子
zhangmangui 发表于 2019-11-25 21:58 | 显示全部楼层
没理解你这个负的要怎么实现    我的理解  占空比都是正的  
回复

收藏 举报

zhangmangui 发表于 2019-11-25 22:00 | 显示全部楼层
举个例子    有一种驱动器的控制需求   不如占空比是50%时   停止运行
小于50%正转  大于50%反转
回复

收藏 举报

zhangmangui 发表于 2019-11-25 22:06 | 显示全部楼层
实现先了解周期   通过计算得出一个数n   也就是计数器一直从0计数到n
计数中判断是否到了比较的值   如果到了切换IO口的状态   周期进行
回复

收藏 举报

 楼主| 2287312853 发表于 2019-11-26 08:55 来自手机 | 显示全部楼层
zhangmangui 发表于 2019-11-25 22:06
实现先了解周期   通过计算得出一个数n   也就是计数器一直从0计数到n
计数中判断是否到了比较的值   如果 ...

我用示波器，测过了，读信号占空比确实是正4%，写信号占空比是负96%

本帖子中包含更多资源

您需要 登录 才可以下载或查看，没有账号？注册

×
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

2287312853

49

主题

130

帖子

1

粉丝
快速回复 在线客服 返回列表 返回顶部