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[FPGA] 多路输入信号相对同步问题

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 楼主| XQSir660 发表于 2020-8-9 14:21 | 显示全部楼层 |阅读模式
信号, FPGA, PGA, 触发器, 触发
      最近FPGA设计中有个疑惑，不知道大家设计中有没有遇到过。
现在FPGA有十几路高定时精度的输入信号，如何保证他们到达内部触发器的时刻相对同步呢（就是时间差是准确的），避免每次布线不一致的影响。期望相对时差能做到1ns以内，如何做约束呢
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