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[FPGA] adc1118 FPGA控制源码公布

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 楼主| feihufuture 发表于 2020-8-26 12:56 | 显示全部楼层 |阅读模式
FPGA, ADC1, 控制, 源码, spi
本帖最后由 feihufuture 于 2020-8-26 13:00 编辑

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  1. 


  2. 


  3. 

  4.         //------------------------------------------------------------------------------
    

  5.         
    

  6.         //------------------------------------------------------------------------------
    

  7.         module adc1118 
    

  8.         #
    

  9.         (
    

  10.         parameter SPI_SCK_CYCLE = 50,
    

  11.         parameter SPI_BIT_NUM        = 16
    

  12.         )
    

  13.         (
    

  14.         input                                        i_clk,
    

  15.         input                                 i_rsto_power_on,
    

  16.         //
    

  17.         input        [1        :        0]                i_fpga_spi_cs_0_s,
    

  18.         output                                o_fpga_spi_sck,
    

  19.         output                                 o_fpga_spi_cs,
    

  20.         input                                        i_fpga_spi_miso,
    

  21.         output                                o_fpga_spi_mosi,
    

  22.         //
    

  23.         output                [15        :        0]         o_adc_c1_data,
    

  24.         output                [15        :        0]         o_adc_c2_data
    

  25.         );
    

  26.         
    

  27.         
    

  28.         reg         [7  : 0]         cs_cnt;
    

  29.         reg   [5 : 0]          ws;//work state
    

  30.         reg                                        fpga_spi_miso_d;
    

  31.         
    

  32.         
    

  33.         reg     [6:0]         basic_clk_cnt ;
    

  34.         reg     [4:0]         fpga_spi_clk_cnt;
    

  35.         reg     [3:0]         spi_byte_cnt ; 
    

  36.         wire    [2:0]         spi_bit_index;
    


  37. 

  38.         reg                                                fpga_spi_sck         =         0;
    

  39.         reg                                                fpga_spi_cs                =        1;
    

  40.         reg                                                fpga_spi_mosi        =        0;
    

  41.         
    

  42.         wire                                                sample_point;
    

  43.         reg                                                 sample_point_d;
    

  44.         reg         [15        :        0]         adc_c1_data;
    

  45.         reg         [15        :        0]         adc_c2_data;
    

  46.         reg         [15        :        0]         adc_c1_data_r;
    

  47.         reg         [15        :        0]         adc_c2_data_r;
    

  48.         
    

  49.         
    

  50.         wire                                         clk                                        =        i_clk;
    

  51.         wire                                         rsto_power_on                 =        i_rsto_power_on;
    

  52.         wire        [1        :        0]                fpga_spi_cs_0_s         =         i_fpga_spi_cs_0_s;
    

  53.         wire                                        fpga_spi_miso                 =        i_fpga_spi_miso;
    

  54.         //------------------------------------------------------------------------------
    

  55.         //datasheet: "The next time CS is taken low, data transmission starts with the currently buffered conversion result 
    

  56.         //on the first SCLK rising edge. If DOUT/DRDY is low when data retrieval starts, the conversion buffer is 
    

  57.         //already updated with a new result. Otherwise, if DOUT/DRDY is high, the same result from the previous data 
    

  58.         //transmission cycle is read."
    

  59.         //
    

  60.         parameter         S_IDLE                                 =         6'b00_0001;
    

  61.         parameter        S_IN_RD                                =        6'b00_0010;
    

  62.         parameter        S_ADC_WR_FRONT                =        6'b00_0100;
    

  63.         parameter        S_ADC_WR_WAIT                =        6'b00_1000;
    

  64.         parameter        S_ADC_WR                                =         6'b01_0000;
    

  65.         parameter        S_ADC_WR_BACK                 =        6'b10_0000;
    

  66.         //
    

  67.         //
    

  68.         //8ms is 128sps of ADC.
    

  69.         //"fpga_spi_cs_0_s_cnt" is used to count the number of 0.6ms.
    

  70.         reg [9:0] fpga_spi_cs_0_s_cnt;
    

  71.         //
    

  72.         always @(posedge clk)
    

  73.         begin
    

  74.         if (~rsto_power_on)        fpga_spi_cs_0_s_cnt <= 10'd0;
    

  75.         else if(fpga_spi_cs_0_s == 2'b01) fpga_spi_cs_0_s_cnt <= fpga_spi_cs_0_s_cnt + 1;
    

  76.         else fpga_spi_cs_0_s_cnt <= fpga_spi_cs_0_s_cnt;
    

  77.         end
    

  78.         //
    

  79.         //channel_change_flag "0": send AN2-3 command; "1" send AN0-1 command.
    

  80.         //
    

  81.         reg channel_change_flag;
    

  82.         always @(posedge clk)
    

  83.         begin
    

  84.         if (~rsto_power_on) channel_change_flag <= 1'b0;
    

  85.         else if(fpga_spi_cs_0_s == 2'b01)
    

  86.                 begin
    

  87.                 if(&fpga_spi_cs_0_s_cnt) channel_change_flag <= ~channel_change_flag;
    

  88.                 end
    

  89.         end
    

  90.         //
    

  91.         //
    

  92.         always @(posedge clk)
    

  93.         begin
    

  94.         if (~rsto_power_on) ws <= S_IDLE;
    

  95.         else
    

  96.                 case(ws)
    

  97.                 S_IDLE                        :         ws <= S_IN_RD;
    

  98.                 //
    

  99.                 S_IN_RD                         :         if(fpga_spi_cs_0_s == 2'b01) 
    

  100.                                                                         begin
    

  101.                                                                         if(&fpga_spi_cs_0_s_cnt[3:0]) ws <= S_ADC_WR_FRONT;
    

  102.                                                                         end
    

  103.                 //
    

  104.                 S_ADC_WR_FRONT        :         if(&cs_cnt) ws <= S_ADC_WR;
    

  105.                 //S_ADC_WR_WAIT        :        if(~fpga_spi_miso) ws <= S_ADC_WR;
    

  106.                 S_ADC_WR                        :         if((basic_clk_cnt == SPI_SCK_CYCLE - 1)&(fpga_spi_clk_cnt == SPI_BIT_NUM - 1)) ws <= S_ADC_WR_BACK;
    

  107.                 S_ADC_WR_BACK         :         if(&cs_cnt) ws <= S_IDLE;
    

  108.                 default: ;
    

  109.                 endcase
    

  110.         end
    

  111.         //cs of spi changes in the midle of cs_cnt, that is 256/2 * 10ns, about 1.28us keeping high or low.
    

  112.         always @(posedge clk)
    

  113.         begin
    

  114.         if (~rsto_power_on) cs_cnt <= 8'b0;
    

  115.         else 
    

  116.                 case(ws)
    

  117.                 S_ADC_WR_FRONT,S_ADC_WR_BACK: cs_cnt <= cs_cnt + 1;
    

  118.                 default:  cs_cnt <= 8'b0;
    

  119.                 endcase
    

  120.         end
    

  121.         //
    

  122.         always @(posedge clk)
    

  123.         begin
    

  124.         if (~rsto_power_on) fpga_spi_miso_d <= 1'b1;
    

  125.         else fpga_spi_miso_d <= fpga_spi_miso;
    

  126.         end
    

  127.         //------------------------------------------------------------------------------
    

  128.         
    

  129.         
    

  130.         
    

  131.         
    

  132.         //------------------------------------------------------------------------------
    

  133.         //The datasheet of ADS1118 says: " When CS is taken high, the serial interface is reset, SCLK is ignored, and DOUT/DRDY 
    

  134.         //enters a high-impedance state; as such, DOUT/DRDY cannot provide indication of data ready. "
    

  135.         //
    

  136.         parameter CS_FALL_LIMIT_CNT = 128;
    

  137.         parameter CS_RISE_LIMIT_CNT = 128;
    

  138.         //
    

  139.         assign o_fpga_spi_cs = fpga_spi_cs;
    

  140.         always @(posedge clk)
    

  141.         begin
    

  142.         if (~rsto_power_on) fpga_spi_cs <= 1'b1;
    

  143.         else 
    

  144.                 case(ws)
    

  145.                         S_ADC_WR_BACK        :        if( cs_cnt == CS_FALL_LIMIT_CNT ) fpga_spi_cs <= 1'b1;
    

  146.                         S_ADC_WR_FRONT        :  if( cs_cnt == CS_RISE_LIMIT_CNT ) fpga_spi_cs <= 1'b0;
    

  147.                         default: ;
    

  148.                 endcase
    

  149.         end
    

  150.         //
    

  151.         //------------------------------------------------------------------------------
    

  152.         
    

  153.         
    

  154.         
    

  155.         
    

  156.         //------------------------------------------------------------------------------
    

  157.         //basic_clk_cnt: count the number of system clock within one spi clock.
    

  158.         //fpga_spi_clk_cnt: count the number of the spi clock; every spi clock is consisted of "fpga_spi_sck_cycle" cycles of the system clock "clk".
    

  159.         always @(posedge clk)
    

  160.         begin
    

  161.         if (~rsto_power_on) 
    

  162.                 begin
    

  163.                 basic_clk_cnt <= 7'd0;
    

  164.                 fpga_spi_clk_cnt <= 5'd0;
    

  165.                 end
    

  166.         else
    

  167.                 case(ws)
    

  168.                 S_ADC_WR:
    

  169.                         begin
    

  170.                         if (basic_clk_cnt == SPI_SCK_CYCLE - 1) 
    

  171.                                 begin
    

  172.                                 basic_clk_cnt <= 7'd0;
    

  173.                                 fpga_spi_clk_cnt <= fpga_spi_clk_cnt + 1;
    

  174.                                 end
    

  175.                         else basic_clk_cnt <= basic_clk_cnt + 1;
    

  176.                         end
    

  177.                 default: 
    

  178.                         begin
    

  179.                         basic_clk_cnt <= 7'd0;
    

  180.                         fpga_spi_clk_cnt <= 5'd0;
    

  181.                         end
    

  182.                 endcase
    

  183.         end
    

  184.         //
    

  185.         assign spi_bit_index = fpga_spi_clk_cnt[2:0];
    

  186.         //
    

  187.         //spi_byte_cnt counts the byte number of spi data sending, while fpga_spi_clk_cnt counts the bit number.
    

  188.         always @(posedge clk)
    

  189.         begin
    

  190.         if (~rsto_power_on) spi_byte_cnt <= 4'd0;
    

  191.         else 
    

  192.                 case(ws)
    

  193.                 S_ADC_WR:
    

  194.                         begin
    

  195.                         if ((basic_clk_cnt == SPI_SCK_CYCLE - 1)&(fpga_spi_clk_cnt[2:0] == 3'd7)) spi_byte_cnt <= spi_byte_cnt + 1;
    

  196.                         end
    

  197.                 default: spi_byte_cnt <= 4'd0;
    

  198.                 endcase
    

  199.         end
    

  200.         //
    

  201.         //------------------------------------------------------------------------------
    

  202.         
    

  203.         
    

  204.         
    

  205.         //------------------------------------------------------------------------------
    

  206.         assign o_fpga_spi_sck = fpga_spi_sck;
    

  207.         //
    

  208.         always @(posedge clk)
    

  209.         begin
    

  210.         if (~rsto_power_on) fpga_spi_sck <= 1'b0;
    

  211.         else
    

  212.                 case(ws)
    

  213.                         S_ADC_WR:
    

  214.                         //From the datasheet of ADC1118, says : " The device latches data on DIN on the falling edge of SCLK."
    

  215.                                 begin
    

  216.                                 if (basic_clk_cnt == 6'd1) fpga_spi_sck <= 1'b1;
    

  217.                                 else if (basic_clk_cnt == SPI_SCK_CYCLE/2) fpga_spi_sck <= 1'b0;
    

  218.                                 end
    

  219.                         default: fpga_spi_sck <= 1'b0;
    

  220.                 endcase
    

  221.         end
    

  222.         //------------------------------------------------------------------------------
    

  223.         
    

  224.         
    

  225.         
    

  226.         //------------------------------------------------------------------------------
    

  227.         //AN0 acquire voltage.
    

  228.         //Bits[14:12]        :        100         :         AINP = AIN0 and AINN = GND
    

  229.         //Bits[11:9]         :         001         :         FS = ±4.096V , (if Vin ≥ FS (2^15 – 1)/2^15  output code is 7FFFh )
    

  230.         //Bits[7:5]                :        111         :         860SPS
    

  231.         //Bit 4                        :        0                 :         ADC mode
    

  232.         //Bit 3                        :        1                 :         Pull-up resistor enabled on DOUT pin
    

  233.         //Bits[2:1]                :        01         :        Valid data, update the Config Register
    

  234.         //
    

  235.         parameter C1_CONFIG_BYTE0 = 8'b0011_0000;
    

  236.         parameter C1_CONFIG_BYTE1 = 8'b1000_1011;
    

  237.         //
    

  238.         parameter C2_CONFIG_BYTE0 = 8'b0000_0000;
    

  239.         parameter C2_CONFIG_BYTE1 = 8'b1000_1011;
    

  240.         //
    

  241.         assign o_fpga_spi_mosi = fpga_spi_mosi;
    

  242.         //
    

  243.         //
    

  244.         //
    

  245.         always @(posedge clk)
    

  246.         begin
    

  247.         if (~rsto_power_on) fpga_spi_mosi <= 1'b0 ;
    

  248.         else if(~channel_change_flag)//send AN2-3 command, and get AN2-3 data.
    

  249.                 case(ws)
    

  250.                 S_ADC_WR:
    

  251.                         begin
    

  252.                         if ((basic_clk_cnt == 6'd1)&(spi_byte_cnt == 4'd0))
    

  253.                                 begin
    

  254.                                 case (spi_bit_index)
    

  255.                                 3'd0 : fpga_spi_mosi <= C1_CONFIG_BYTE0[7];
    

  256.                                 3'd1 : fpga_spi_mosi <= C1_CONFIG_BYTE0[6];
    

  257.                                 3'd2 : fpga_spi_mosi <= C1_CONFIG_BYTE0[5];
    

  258.                                 3'd3 : fpga_spi_mosi <= C1_CONFIG_BYTE0[4];
    

  259.                                 3'd4 : fpga_spi_mosi <= C1_CONFIG_BYTE0[3];
    

  260.                                 3'd5 : fpga_spi_mosi <= C1_CONFIG_BYTE0[2];
    

  261.                                 3'd6 : fpga_spi_mosi <= C1_CONFIG_BYTE0[1];
    

  262.                                 3'd7 : fpga_spi_mosi <= C1_CONFIG_BYTE0[0];
    

  263.                                 default :;
    

  264.                                 endcase
    

  265.                                 end        
    

  266.                         else if ((basic_clk_cnt == 6'd1)&(spi_byte_cnt == 4'd1))
    

  267.                                 begin
    

  268.                                 case (spi_bit_index)
    

  269.                                 3'd0 : fpga_spi_mosi <= C1_CONFIG_BYTE1[7];
    

  270.                                 3'd1 : fpga_spi_mosi <= C1_CONFIG_BYTE1[6];
    

  271.                                 3'd2 : fpga_spi_mosi <= C1_CONFIG_BYTE1[5];
    

  272.                                 3'd3 : fpga_spi_mosi <= C1_CONFIG_BYTE1[4];
    

  273.                                 3'd4 : fpga_spi_mosi <= C1_CONFIG_BYTE1[3];
    

  274.                                 3'd5 : fpga_spi_mosi <= C1_CONFIG_BYTE1[2];
    

  275.                                 3'd6 : fpga_spi_mosi <= C1_CONFIG_BYTE1[1];
    

  276.                                 3'd7 : fpga_spi_mosi <= C1_CONFIG_BYTE1[0];
    

  277.                                 default :;                       
    

  278.                                 endcase 
    

  279.                                 end
    

  280.                         end
    

  281.                 endcase
    

  282.         else
    

  283.                 case(ws)
    

  284.                 S_ADC_WR:
    

  285.                         begin
    

  286.                                 if ((basic_clk_cnt == 6'd1)&(spi_byte_cnt == 4'd0))
    

  287.                                 begin
    

  288.                                 case (spi_bit_index)
    

  289.                                 3'd0 : fpga_spi_mosi <= C2_CONFIG_BYTE0[7];
    

  290.                                 3'd1 : fpga_spi_mosi <= C2_CONFIG_BYTE0[6];
    

  291.                                 3'd2 : fpga_spi_mosi <= C2_CONFIG_BYTE0[5];
    

  292.                                 3'd3 : fpga_spi_mosi <= C2_CONFIG_BYTE0[4];
    

  293.                                 3'd4 : fpga_spi_mosi <= C2_CONFIG_BYTE0[3];
    

  294.                                 3'd5 : fpga_spi_mosi <= C2_CONFIG_BYTE0[2];
    

  295.                                 3'd6 : fpga_spi_mosi <= C2_CONFIG_BYTE0[1];
    

  296.                                 3'd7 : fpga_spi_mosi <= C2_CONFIG_BYTE0[0];
    

  297.                                 default :;
    

  298.                                 endcase
    

  299.                                 end        
    

  300.                         else if ((basic_clk_cnt == 6'd1)&(spi_byte_cnt == 4'd1))
    

  301.                                 begin
    

  302.                                 case (spi_bit_index)
    

  303.                                 3'd0 : fpga_spi_mosi <= C2_CONFIG_BYTE1[7];
    

  304.                                 3'd1 : fpga_spi_mosi <= C2_CONFIG_BYTE1[6];
    

  305.                                 3'd2 : fpga_spi_mosi <= C2_CONFIG_BYTE1[5];
    

  306.                                 3'd3 : fpga_spi_mosi <= C2_CONFIG_BYTE1[4];
    

  307.                                 3'd4 : fpga_spi_mosi <= C2_CONFIG_BYTE1[3];
    

  308.                                 3'd5 : fpga_spi_mosi <= C2_CONFIG_BYTE1[2];
    

  309.                                 3'd6 : fpga_spi_mosi <= C2_CONFIG_BYTE1[1];
    

  310.                                 3'd7 : fpga_spi_mosi <= C2_CONFIG_BYTE1[0];
    

  311.                                 default :;                       
    

  312.                                 endcase                          
    

  313.                                 end
    

  314.                         end
    

  315.                 endcase
    

  316.         end
    

  317.         //------------------------------------------------------------------------------
    

  318.         
    

  319.         
    

  320.         
    

  321.         //------------------------------------------------------------------------------
    

  322.         assign sample_point = (basic_clk_cnt == (SPI_SCK_CYCLE - 2)) ;
    

  323.         //
    

  324.         always @(posedge clk)
    

  325.         begin 
    

  326.                 sample_point_d <= sample_point ;
    

  327.         end
    

  328.         //
    

  329.         assign o_adc_c1_data = adc_c1_data_r;
    

  330.         assign o_adc_c2_data = adc_c2_data_r;
    

  331.         //
    

  332.         //"adc_c1_data_r" is avoid of sending the changing data to the upper application layer.
    

  333.         always @(posedge clk)
    

  334.         begin
    

  335.         if (~rsto_power_on) 
    

  336.                 begin
    

  337.                 adc_c1_data_r <= 16'b0;
    

  338.                 adc_c2_data_r <= 16'b0;
    

  339.                 end
    

  340.         else if(ws == S_ADC_WR_BACK) 
    

  341.                 begin
    

  342.                 if(fpga_spi_cs_0_s_cnt > 10'd32)//128sps, the data will be ok after about 32 0.6s's period.
    

  343.                         begin
    

  344.                         adc_c1_data_r <= adc_c1_data;
    

  345.                         adc_c2_data_r <= adc_c2_data;
    

  346.                         end
    

  347.                 end
    

  348.         end
    

  349.         //
    

  350.         //From the datasheet of ADC1118, says : " Data on DOUT/DRDY are shifted out on the rising edge of SCLK. 
    

  351.         //The MSB of the data (bit 15) on DOUT/DRDY is clocked out on the first rising edge of SCLK."
    

  352.         //
    

  353.         //the FPGA should acquire data using the falling edge of SCK.
    

  354.         //
    

  355.         //Below, FPGA acquire data a little time before the rising edge of SCK, that is a large time after the falling edge of SCK.
    

  356.         //
    

  357.         //Must pay attention: when configure channel 1, and read data of channel 2; configure channel 2, read channel 1.(this chip feature
    

  358.         //is data is valid in next cycle.)
    

  359.         //
    

  360.         //
    

  361.         always @(posedge clk)
    

  362.         begin
    

  363.         if (~rsto_power_on) 
    

  364.                 begin
    

  365.                 adc_c1_data <= 16'b0;
    

  366.                 adc_c2_data <= 16'b0;
    

  367.                 end
    

  368.         else if(~channel_change_flag)
    

  369.                 case(ws)
    

  370.                 S_ADC_WR:
    

  371.                         begin
    

  372.                         case(spi_byte_cnt)
    

  373.                                 4'd0:
    

  374.                                         begin
    

  375.                                         if (sample_point)
    

  376.                                                 case (spi_bit_index)
    

  377.                                                 3'd0 : adc_c1_data[15]        <=        fpga_spi_miso_d;
    

  378.                                                 3'd1 : adc_c1_data[14]        <=        fpga_spi_miso_d;
    

  379.                                                 3'd2 : adc_c1_data[13]        <=        fpga_spi_miso_d;
    

  380.                                                 3'd3 : adc_c1_data[12]        <=        fpga_spi_miso_d;
    

  381.                                                 3'd4 : adc_c1_data[11]        <=        fpga_spi_miso_d;
    

  382.                                                 3'd5 : adc_c1_data[10]        <=        fpga_spi_miso_d;
    

  383.                                                 3'd6 : adc_c1_data[9]        <=        fpga_spi_miso_d;
    

  384.                                                 3'd7 : adc_c1_data[8]        <=        fpga_spi_miso_d;
    

  385.                                                 endcase
    

  386.                                         end
    

  387.                                 4'd1:        
    

  388.                                         begin
    

  389.                                         if (sample_point)
    

  390.                                                 case (spi_bit_index)
    

  391.                                                 3'd0 : adc_c1_data[7]                <=        fpga_spi_miso_d;
    

  392.                                                 3'd1 : adc_c1_data[6]                <=        fpga_spi_miso_d;
    

  393.                                                 3'd2 : adc_c1_data[5]                <=        fpga_spi_miso_d;
    

  394.                                                 3'd3 : adc_c1_data[4]                <=        fpga_spi_miso_d;
    

  395.                                                 3'd4 : adc_c1_data[3]                <=        fpga_spi_miso_d;
    

  396.                                                 3'd5 : adc_c1_data[2]                <=        fpga_spi_miso_d;
    

  397.                                                 3'd6 : adc_c1_data[1]                <=        fpga_spi_miso_d;
    

  398.                                                 3'd7 : adc_c1_data[0]                <=        fpga_spi_miso_d;
    

  399.                                                 endcase
    

  400.                                         end
    

  401.                                 default: ;
    

  402.                         endcase
    

  403.                         end
    

  404.                 endcase
    

  405.         else
    

  406.                 case(ws)
    

  407.                 S_ADC_WR:
    

  408.                         begin
    

  409.                         case(spi_byte_cnt)
    

  410.                                 4'd0:
    

  411.                                         begin
    

  412.                                         if (sample_point)
    

  413.                                                 case (spi_bit_index)
    

  414.                                                 3'd0 : adc_c2_data[15]        <=        fpga_spi_miso_d;
    

  415.                                                 3'd1 : adc_c2_data[14]        <=        fpga_spi_miso_d;
    

  416.                                                 3'd2 : adc_c2_data[13]        <=        fpga_spi_miso_d;
    

  417.                                                 3'd3 : adc_c2_data[12]        <=        fpga_spi_miso_d;
    

  418.                                                 3'd4 : adc_c2_data[11]        <=        fpga_spi_miso_d;
    

  419.                                                 3'd5 : adc_c2_data[10]        <=        fpga_spi_miso_d;
    

  420.                                                 3'd6 : adc_c2_data[9]                <=        fpga_spi_miso_d;
    

  421.                                                 3'd7 : adc_c2_data[8]                <=        fpga_spi_miso_d;
    

  422.                                                 endcase
    

  423.                                         end
    

  424.                                 4'd1:        
    

  425.                                         begin
    

  426.                                         if (sample_point)
    

  427.                                                 case (spi_bit_index)
    

  428.                                                 3'd0 : adc_c2_data[7]                <=        fpga_spi_miso_d;
    

  429.                                                 3'd1 : adc_c2_data[6]                <=        fpga_spi_miso_d;
    

  430.                                                 3'd2 : adc_c2_data[5]                <=        fpga_spi_miso_d;
    

  431.                                                 3'd3 : adc_c2_data[4]                <=        fpga_spi_miso_d;
    

  432.                                                 3'd4 : adc_c2_data[3]                <=        fpga_spi_miso_d;
    

  433.                                                 3'd5 : adc_c2_data[2]                <=        fpga_spi_miso_d;
    

  434.                                                 3'd6 : adc_c2_data[1]                <=        fpga_spi_miso_d;
    

  435.                                                 3'd7 : adc_c2_data[0]                <=        fpga_spi_miso_d;
    

  436.                                                 endcase
    

  437.                                         end
    

  438.                                 default: ;
    

  439.                         endcase
    

  440.                         end  
    

  441.                 default: ;
    

  442.                 endcase
    

  443.         end
    

  444.         //------------------------------------------------------------------------------
    

  445.         
    

  446.         
    

  447.         
    

  448.         endmodule
    

  449.         
    

  450.         
    

  451.         
    

  452.         
    

  453.         
    

  454.         
    

  455.         
    

  456.         
    

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