后仿真一个奇怪的问题

发表于 2012-5-17 08:55

嘻嘻，
1，smg_clk_reg0的Q端出来的信号smg_clk_reg0_regout是最早的信号，经延时T0到了smg_clk，
2，conut_sent的触发是smg_clk_reg0clkctrl_outclk这个信号，可以看出计数器还是在时钟触发后变化的，

发表于 2012-5-17 09:11

谢谢贝壳和GSM的帮忙
晚上回去仔细看看

发表于 2012-5-17 22:49

找到原因了，和我模块调用的方式有关
原先在顶层（有数据处理）调用了分频的模块

改成分频模块------>数据处理模块，再弄一个顶层把两个模块实例化就没有问题了

登录 · 发表于 2012-5-17 22:56

麻烦问下紧跟着CLK后的是什么东西？缓冲器
这个东西有1.227ns的延时

发表于 2012-5-26 14:29

哦，所以不是提前，而是，滞后喽

发表于 2012-5-26 18:14

麻烦问下紧跟着CLK后的是什么东西？缓冲器
这个东西有1.227ns的延时
kdurant 发表于 2012-5-17 22:56

对ALTERA不熟，应该是缓冲器