用verilog HDL设计电子时钟

发表于 2012-5-15 16:03

我是初学者，要设计一个电子时钟（必须用verilog HDL编写）
要求：模块化
帮帮忙！！！

发表于 2012-5-15 18:52

要求：给钱，不讲价，先款后货。

发表于 2012-5-15 19:11

共赏个资料吧

发表于 2012-5-17 14:57

坑爹的，要不要这样的啊，人家现在还是个学生啊，只出不进诶，:(

发表于 2012-5-17 19:46

自己上课干嘛去了？学校里泡妞打游戏了？人家上学没去耍，所以人家会，你不会，就该给钱，劳动有价，这么简单的事情你没学过？

发表于 2012-5-24 16:09

大叔啊！“学校里泡妞打游戏了”，真不好意思本人不搞同性恋，而且本人也不喜欢打游戏，而且我也不需要您的有加帮助了，谢谢！

发表于 2012-5-24 21:39

哦，妹妹求助请特别注明性别，本坛有电工专门帮妹妹哈。（否则默认发帖者为雄性）

发表于 2012-5-25 00:29

mm求助啊，兄弟们，看你们的了;P~~~

发表于 2012-5-26 15:51

不用了，已经OK了