猴哥，求时序设计软件！！

发表于 2012-8-10 06:42

猴哥，有比较好的时序设计软件吗？
在做FPGA时，有许多内部的小模块，要将这些小模块整合在一起，是需要一些接口时序触发信号的，有什么好的软件能自动生成吗？

猴哥做了这么多年的FPGA，手头肯定有不少东东吧。
:P

发表于 2012-8-10 13:41

Active HDL

发表于 2012-8-10 13:45

非常适合管理项目

发表于 2012-8-10 14:36

我说的是那些类似于 Timer Designer之类的东东。
而你这个是设计Verilog HDL/VHDL之类的东东，完全可以使用QuartusII 、ISE等啊。
你给的这个不好。

发表于 2012-8-10 14:38

噢，Active HDL的功能相当于Modelsim.

发表于 2012-8-10 17:22

我怎么没看明白想要什么呢？？

发表于 2012-8-11 22:35

噢，Active HDL的功能相当于Modelsim.
shell.albert 发表于 2012-8-10 14:38

天，妹妹，你会不会用啊？

发表于 2012-8-11 22:36

我说的是那些类似于 Timer Designer之类的东东。
而你这个是设计Verilog HDL/VHDL之类的东东，完全可以使用QuartusII 、ISE等啊。
你给的这个不好。
shell.albert 发表于 2012-8-10 14:36

天, 这个管理和连接小模块方面具有ISE和Q完全没有的优势。

发表于 2012-8-12 15:01

猴哥,TimimgDesigner就是我需要的时序设计软件，用于设计一个模块内的时序及模块与模块间的接口时序，这个很不错的。
你试一下吧。

发表于 2012-8-12 21:49

:)好，有空给我提供一个链接呗。