21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › FPGA Design Flow 学习笔记（5）
返回列表 发新帖我要提问

FPGA Design Flow 学习笔记（5）

[复制链接]
1405|1
 楼主| 星星之火红 发表于 2012-10-22 21:22 | 显示全部楼层 |阅读模式
Design, 学习笔记, FPGA, 触发, 触发器
流水线Pipelining
在数据路径直接插入触发器可以增强性能：减少逻辑层数，从而允许更高的时钟频率
在触发器之间如果只有一个逻辑级别，则流水线无法提升性能。


流水线的延迟latency
回复

收藏 举报

相关帖子
 楼主| 星星之火红 发表于 2012-10-22 21:22 | 显示全部楼层
• 在第一个输出结果可用之前，每一级流水线都会增加一个时钟周期的延迟，叫做“流水线添充”(filling the pipeline)
• 流水线被填充满之后，每个时钟周期都会有新的结果被输出
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

星星之火红

101

主题

1782

帖子

22

粉丝
快速回复 在线客服 返回列表 返回顶部