system generator硬件协同仿真时序不收敛的简单解决办法

发表于 2012-10-24 23:25

system generator硬件协同仿真时，一些很简单的电路也无法达到时序收敛，这个问题困扰了我很久。
在读了《Verilog HDL高级数字设计》一段时间之后，突然明白，原来就败在模块的latency这个参数上了。
如果设置了latency参数，则system generator将使用面积-速度互换，流水线技术等原则进行处理，虽然存在一定延时，但是电路面积减小了许多，对时序要求也大大降低了。而如果latency参数使用默认参数0，则需要使用组合电路处理，其延时不能准确预测，无法保证整个设计的时序收敛。

发表于 2012-10-24 23:30

希望大家讨论哦

发表于 2012-10-24 23:34

喜欢星星;P

发表于 2012-10-24 23:38

喜欢星星

发表于 2012-10-25 08:14

latency这个参数很重要，任何模块都需关注下这个参数。
经验：我们前些时候项目选型一AD，就因为AD的这个参数大了，现在很头大。
:)

发表于 2012-10-25 09:49

latency参数变了，core的处理方式也就变了，内部的架构和流水线等都会跟着变化，只要综合考虑系统的性能要求和硬件环境，选择合适的参数就不会影响到时序指标。

发表于 2012-10-25 17:06

latency参数变了，core的处理方式也就变了，内部的架构和流水线等都会跟着变化，只要综合考虑系统的性能要求和硬件环境，选择合适的参数就不会影响到时序指标。 ...
atua 发表于 2012-10-25 09:49

是的，肯定如此。

system generator硬件协同仿真时序不收敛的简单解决办法

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