[请教]时钟电平匹配问题

发表于 2012-11-16 09:17

本帖最后由 luyaoss 于 2012-11-18 13:20 编辑

FPGA型号：XC3S500E我使用此芯片给ADC提供时钟信号，AD芯片输入时钟电平要求为H>3.5v，L<1v，而FPGA端口最高可配置为3.3v，输出为H>2.9v，L<0.4，所以我的时钟信号电平不匹配，在网上没有查到相关的资料，所以就在这里请教大神了，小弟在此谢过。

发表于 2012-11-17 15:11

等回复~

发表于 2012-11-17 23:47

FPGA的高无法被ADC识别为高啊。我觉得。

发表于 2012-11-17 23:47

可以接电平转换芯片。

发表于 2012-11-18 13:18

4# GoldSunMonkey
恩，我在查这方面的资料呢，要是问题解决了我就把心得贴上来，也算是顶了猴哥的版块，向猴哥看齐了，呵呵 ~~~

发表于 2012-11-18 17:29

4# GoldSunMonkey
恩，我在查这方面的资料呢，要是问题解决了我就把心得贴上来，也算是顶了猴哥的版块，向猴哥看齐了，呵呵 ~~~
luyaoss 发表于 2012-11-18 13:18

必须支持我。

发表于 2012-11-18 20:53

查了一天的资料，然后跟导师讨论了一下，最后的决定是换ADC芯片。此ADC为5vCMOS电平，FPGA可为3.3vTTL/CMOS（当然，FPGA的电平是多种可选的）
原因：
1. 电平转换可以做到从3.3v向5v的转换，选择具有TTL 兼容输入端的器件：HCT、AHCT、ACT、ABT 和FCT 系列器件可用于3.3V 至5V 上升转换。但是该解决方案会消耗过多的系统功耗，在功耗是重点考虑事项的应用领域中，应避免使用此种方案。
2.本例中转换的电平为时钟电平，即使能够完成转换，可问题是转换完成后的信号基本不会是较理想的方波，产生延时不说，还会破坏信号的上升沿、占空比等等，如果再加入后续的对波形进行调理的电路，那就更麻烦啦（时钟可是器件的脉搏哪，不可乱来，不可凑合）。
以上是个人理解，如有不妥，请批评指正，大家共同讨论，共同进步。

发表于 2012-11-18 21:12

7# luyaoss

你的功耗要求很严格么？更换不同型号的ADC有可能带来更严重的功耗问题；目前的电平转换器有高速低功耗的，信号边沿不是问题。

登录 · 发表于 2012-11-18 22:10

8# rx_78gp02a

能否解释一下边沿不是问题呢？我这个是时钟信号，我想对其边沿的要求还是挺高的，如上图是一个低转高的例子，看了我就没信心啦。

发表于 2012-11-19 09:31

呵呵，

发表于 2012-11-22 07:01

我个人觉得还是电平速率过快导致adc转换芯片速度跟不上才会导致上述原因更换芯片应该是最彻底的解决问题的方法

发表于 2012-11-22 20:47

我个人觉得还是电平速率过快导致adc转换芯片速度跟不上才会导致上述原因更换芯片应该是最彻底的解决问题的方法
hawksabre 发表于 2012-11-22 07:01

嗯。这个电平标准不一样吧。

发表于 2012-11-23 10:44

这年头5V的ADC越来越少了，这个电压的ADC也不是什么高速的，换一个3.3V的是比较好的选择

[CPLD] [请教]时钟电平匹配问题

相关帖子

本帖子中包含更多资源

浏览过的版块

技术新星奖章

常驻人口

经常做客

终身成就奖章

坚毅之洋流

十世金身

技术领袖奖章

偶尔光临

无冕之王奖章

沉静之湖泊

缘定三生

技术导师奖章

核心会员奖章

技术奇才奖章

社区建设奖章

欢快之小溪

以坛为家