VHDL最基础的一个问题

发表于 2012-11-29 23:05

VHDL的std_logic中九种取值，其中“-”的意思是don't care about，即无关的意思，我就是不能理解这个到底是什么意思，假如我命令一个输出端口A <='-',那此端口到底输出是什么？是高，是低，还是高阻，还是弱上拉，还是随机变化的电平？

发表于 2012-11-30 08:59

没有用到这个也没有深入研究！

发表于 2012-11-30 09:27

同意，没有必要研究这个。

发表于 2012-11-30 12:30

那我设定输出端口为“-”，得知道该输出端口到底是什么状态啊。

发表于 2012-11-30 15:46

木有必要真的

发表于 2012-11-30 16:15

木有必要真的

发表于 2012-11-30 16:15

不要追求茴香豆的茴字有多少种写法。
没必要。

发表于 2012-11-30 18:56

猴哥发话了不需要对实现某个在工程设计中几乎用不到的问题纠结在工作中很多时候老板看的是你解决问题的能力而不是考你书本上的那些知识点比如你是否纠结过这样的问题
int i,j,m,n,k;
i = 1;
j = 1;
m = i ++;
n = j ++;
k = m ++ + ++j;

发表于 2012-11-30 18:57

上面这个问题只是我随便举的一个例子在学校考试中经常遇到在工作中傻*才会靠你这个问题这个问题类似于上面的问题不建议去纠结呵呵

发表于 2012-11-30 19:43

- - 。