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用PLL产生180度的时钟有问题

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 楼主| strouledfox 发表于 2013-2-21 19:51 | 显示全部楼层 |阅读模式
PLL, 时钟, altera, FPGA, LTE
我在Altera的FPGA里用了一个PLL,希望产生一个相位差为180度的时钟，就是和原来的时钟反向，
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 楼主| strouledfox 发表于 2013-2-21 19:52 | 显示全部楼层
但发现出来的时钟
和原时钟相位不是我期望的180度。那位知道该怎么办呢 ？谢谢
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lianshumou 发表于 2013-2-21 20:04 | 显示全部楼层
PLL输出时钟的相位是可以调的，另外你是如何确认的呢，如果是输出到引脚，传输延迟可能会让你误解
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hawksabre 发表于 2013-2-21 20:33 | 显示全部楼层
可能需要矫正   这个不是很了解   顶一个
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