请教一个关于SDRAM布线的问题

登录 · 发表于 2013-3-9 20:08

不是DDR，是最古老的SDRAM。
在DSP读取SDRAM的时候，时序如下图，系统工作在133MHz：
如果要保证DSP准确采样到从SDRAM来的数据，应有：tClockPeriod - tClockRouteDelay - tAC - tDataRouteDelay >tisu(DSP).
也就是tClockRouteDelay + tDataRouteDelay < tClockPeriod - tAC - tisu(DSP).
查得的数据是：tClockPeriod =7.5ns ，tAC =5.4ns(Max), tisu(DSP)=1.5ns(Min).
计算得到tClockRouteDelay + tDataRouteDelay<0.6ns
如果按FR4材料中传输速度6inch/ns算.
Length of ClockRoute + Length of DataRoute<3.6inch=9cm.
这基本不可能实现的啊。而且看到的很多设计中，只是数据线走线都在7inch左右。
请高手指点下。先谢了！

发表于 2013-3-9 21:53

"FR4材料中传输速度6inch/ns"

有问题吧, 信号在铜线里面, 应该按光速计算. 11.8inch/ns * 0.6=7.08inch

发表于 2013-3-9 22:07

resxpl 发表于 2013-3-9 21:53
"FR4材料中传输速度6inch/ns"

有问题吧, 信号在铜线里面, 应该按光速计算. 11.8inch/ns * 0.6=7.08inch ...

v=(11.8inch/ns)/Er^0.5
算下来基本是6inch/ns啊。
这个不重要，即使是7inch/ns，按公式计算Length of ClockRoute + Length of DataRoute<4inch。这也很短呀！

发表于 2013-3-9 22:30

哦, 确实应该按照6inch/ns.
那可以将时钟减半. SDRAM不像DDR, 时钟频率可以比较随意的.

发表于 2013-3-9 22:38

resxpl 发表于 2013-3-9 22:30
哦, 确实应该按照6inch/ns.
那可以将时钟减半. SDRAM不像DDR, 时钟频率可以比较随意的. ...

但是我看到的设计时钟没有减半啊，数据线最长快到7个英寸了，时钟线也是接近7inch，而且数据和时钟线上还打了6个过孔，居然还正常的跑，很是疑惑呀。
另外这位师兄，你知道TMS3206412能调整SDRAM输入数据的采样时钟相位不呢？

发表于 2013-3-10 15:06

这是时序建立时间和保持时间的要求，不是单单要求线长。要求地址，数据，控制对cLk的关系，线太长后反射和串扰不好控制，高速下明显。

发表于 2013-3-10 16:38

sdram 要求不高啊。不用严格等长。不差太远就行了。

发表于 2013-3-10 21:21

acute1110 发表于 2013-3-10 15:06
这是时序建立时间和保持时间的要求，不是单单要求线长。要求地址，数据，控制对cLk的关系，线太长后反射和 ...

谢谢师兄指点，的确是还有长度差要求，但是对于线长要求如果按上面的公式计算，可布线长度很短啊，数据线+时钟线长度之和最长也就10cm，但是实际上我看到的设计中这个长度之和远比10cm多。很疑惑呀！

发表于 2013-3-10 21:23

fliger 发表于 2013-3-10 16:38
sdram 要求不高啊。不用严格等长。不差太远就行了。

的确是需要控制长度差，但是除此之外应该还有一个布线长度限制吧，不可能布10m的走线吧。还请师兄指教。

发表于 2013-3-11 16:36

学习下了

请教一个关于SDRAM布线的问题

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