FPGA LVDS 输入悬空的时候状态变化问题求解

发表于 2013-5-6 09:47

大家好。我最近设计的一个东西，采用FPGA的LVDS信号输入。现在发现当连接电缆没有连接的时候，信号竟然有变化。然后查了一下ALTERA的资料说：悬空的LVDS输入会引入未知的信号切换。这个如何是好！！！。我查了LVDS32的数据资料，人家为这个是特意增加一个2.3V电平比较器实现的。现在板子已经好了，如何弥补啊？这个应该增加一个电阻偏置电路才行。有哪位实际弄个？谢谢！

发表于 2013-5-6 20:48

让悬空的管脚为高阻

发表于 2013-5-7 13:16

LVDS输入是不能设置成高阻的啊。

发表于 2013-5-7 18:06

确实通过增加上拉下拉电阻实现了。测试还行。

发表于 2013-5-7 18:18

发表于 2013-5-7 21:01

GoldSunMonkey 发表于 2013-5-6 20:48
让悬空的管脚为高阻

一看就知道问题了向猴哥靠拢

发表于 2013-5-7 21:02

GoldSunMonkey 发表于 2013-5-6 20:48
让悬空的管脚为高阻

求抱大腿

发表于 2013-5-7 23:23

qin552011373 发表于 2013-5-7 21:02
求抱大腿

欢迎来抱

发表于 2013-5-7 23:23

ysdx 发表于 2013-5-7 13:16
LVDS输入是不能设置成高阻的啊。

只要没用都可以，我说XILINX. ATLERA的不清楚

发表于 2013-5-7 23:23

qin552011373 发表于 2013-5-7 21:01
一看就知道问题了向猴哥靠拢

捧杀

发表于 2013-5-8 08:13

发表于 2013-5-8 15:04

GoldSunMonkey 发表于 2013-5-7 23:23
捧杀

发表于 2013-5-8 15:05

GoldSunMonkey 发表于 2013-5-7 23:23
欢迎来抱

发表于 2013-5-8 21:13

Backkom80 发表于 2013-5-8 08:13

:kiss:

发表于 2013-5-8 21:13

qin552011373 发表于 2013-5-8 15:05

真来啊

发表于 2013-5-8 21:14

qin552011373 发表于 2013-5-8 15:04

哈哈

发表于 2013-5-9 09:28

GoldSunMonkey 发表于 2013-5-8 21:13
真来啊

是啊真的要报

发表于 2013-5-9 23:36

qin552011373 发表于 2013-5-9 09:28
是啊真的要报

行啊

FPGA LVDS 输入悬空的时候状态变化问题求解

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