输入信号怎么会被弄到IODELAY模块里过了一圈呢？

发表于 2013-5-20 23:40

本帖最后由 colorjuncn 于 2013-5-20 23:52 编辑

一个输入差分信号，有随路时钟，数据时钟边沿对齐，DDR模式，所以将随路时钟通过IODELAY进行了延时，再作IDDR的采样时钟。结果看时序报告的时候发现数据延迟7ns比时钟延迟5ns还大。看PLANAHEAD 端口的IODELAY没有被使用。再用EDITOR看结果发现数据差分变单端后进了IOB的IODELAY然后再输出。
由于不能贴图，只有文字描述一下。请问信号为什么会到IODELAY中转一圈？而且IODELAY在PLANAHEAD显示未使用，在EDITOR中数据却进去再出来的，但IODELAY没有显示使用的蓝色。

图片在这个帖子中：
bbs.**viewthread.php?tid=397426&extra=

发表于 2013-5-21 21:25

我觉得没有使用啊，他只是链接到口上而已

发表于 2013-5-21 21:44

明白猴哥的意思了

发表于 2013-5-21 23:47

GoldSunMonkey 发表于 2013-5-21 21:25
我觉得没有使用啊，他只是链接到口上而已

猴哥请看，报告上也写了信号被延时模块延时了
ILOGIC_X1Y361.DDLY net (fanout=1)       5.538 ，去掉IODELAY的固有延迟，正好是64个延迟全开的延迟时间。我用的是ISE12.4不会有什么BUG吧？

Maximum Data Path: in_rd_data0_p<7> to ddr_sodimm_port_isnt/ddr_ch0/IDDR_in_rd_data_inst<7>
   Location          Delay type       Delay(ns)  Physical Resource
                                                      Logical Resource(s)
   -------------------------------------------------  -------------------
   H29.I             Tiopi                1.142 in_rd_data0_p<7>
                                                      in_rd_data0_p<7>
                                                      ddr_sodimm_port_isnt/ddr_ch0/IBUFDS_in_rd_data_inst<7>/IBUFDS
   ILOGIC_X1Y361.DDLY net (fanout=1)       5.538 ddr_sodimm_port_isnt/ddr_ch0/in_rd_data<7>
   ILOGIC_X1Y361.CLK Tidockd             0.352 ddr_sodimm_port_isnt/ddr_ch0/in_rd_data_q1<7>
                                                      ddr_sodimm_port_isnt/ddr_ch0/IDDR_in_rd_data_inst<7>
   -------------------------------------------------  ---------------------------
   Total                                     7.032ns (1.494ns logic, 5.538ns route)
                                                      (21.2% logic, 78.8% route)

发表于 2013-5-23 22:08

有点奇怪啊。

发表于 2013-5-23 22:08

我觉得不应该是版本的问题。
但是可以尝试一下最新的版本

发表于 2013-5-23 23:57

GoldSunMonkey 发表于 2013-5-23 22:08
我觉得不应该是版本的问题。
但是可以尝试一下最新的版本

现在先用一个折中的办法，就是把那几个IODELAY用起来，然后设置DELAY_VAL=0
但是为什么数据IOB中的IODELAY会被调用，IOLOGIC中的数据输入会自动选DDLY而不是一般的D还是没搞清楚，还望高手解答
这几天不停的试，发现如果IDDR的采样时钟是被延时过的那它的数据输入就会选DDLY

发表于 2013-5-24 21:28

嗯，可能是模块必须配对吧，感觉，但是以前没这么用过

发表于 2013-5-26 22:52

有点奇怪啊

输入信号怎么会被弄到IODELAY模块里过了一圈呢？

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