代码：<br />module shif (DATAin,clk,DATAout,EN);<br /> input clk,DATAin,EN;<br /> output DATAout;<br /> reg[7:0] DATA;<br /> reg DATAout,D;<br /><br /><br />always @ ( clk )<br /> begin<br /> if (( clk )&&( !EN ))<br /> D <= DATAin;<br /> DATA <= {D,DATA[7:1]};<br /> DATAout <= DATA[0];<br /> end<br />endmodule<br /> |
|
楼主
