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fpga 中信号延迟

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 楼主| normal_liu 发表于 2007-10-25 22:00 | 显示全部楼层 |阅读模式
FPGA, 信号延迟, se, 信号转换, 时钟信号
想要将一个1MHZ的时钟信号转换为短脉冲信号，&nbsp;我在fpga里面利用奇数个非门作延迟，然后将延迟后的信号和输入信号作或运算输出，&nbsp;可是在综合的时候，综合工具却将与非门优化掉了，所以输出只有高电平。<br /><br />请问怎样阻止综合工具不做这样的优化，&nbsp;我使用的synplify&nbsp;+&nbsp;ISE&nbsp;做的综合，ISE&nbsp;将非门优化掉了。<br /><br />谢谢
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梦中雪落 发表于 2007-10-30 16:32 | 显示全部楼层

ｒｅ

ｕｃｆ加NET&nbsp;&quot;*delay*_*_*/T*&quot;&nbsp;KEEP;
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26032603 发表于 2010-5-26 13:12 | 显示全部楼层
华为FPGA设计流程指南
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