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[FPGA] 分频后时钟建立时间过长为什么？？？大婶请指教

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 楼主| fj20110773 发表于 2013-9-20 09:49 | 显示全部楼层 |阅读模式
时钟, hz, 时钟分频
用50MHZ的时钟分频得到10HZ的时钟，占空比为99%

出现了上升沿下降沿建立时间过长的情况
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GoldSunMonkey 发表于 2013-9-20 19:49 | 显示全部楼层
我有点不明白。都是讲数据针对于时钟的建立保持时间。
是说时钟坡度大么？
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GoldSunMonkey 发表于 2013-9-20 19:50 | 显示全部楼层
另外，我不是大婶啊
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