几个小问题

发表于 2013-10-7 18:13

给了reg的setup,hold时间，求中间组合逻辑的delay范围。

发表于 2013-10-7 18:13

Delay < period - setup – hold

发表于 2013-10-7 18:15

多谢，时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。

发表于 2013-10-7 18:16

T3setup>T+T2max,T3hold>T1min+T2min

发表于 2013-10-7 18:18

给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。

发表于 2013-10-7 18:19

T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;

发表于 2013-10-7 18:20

谁能说说静态、动态时序模拟的优缺点啊

发表于 2013-10-7 18:21

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

发表于 2013-10-7 18:23

一个四级的Mux,其中第二级信号为关键信号如何改善timing啊

发表于 2013-10-7 18:23

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

发表于 2013-10-7 18:25

为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

发表于 2013-10-7 18:25

和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等

发表于 2013-10-7 18:29

latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的

发表于 2013-10-7 18:30

latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。

发表于 2013-10-7 18:38

BLOCKING NONBLOCKING 赋值的区别是啥啊

发表于 2013-10-7 18:39

非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中

发表于 2013-10-7 18:43

多谢大家啊，结贴了

发表于 2013-10-7 18:43

国庆快乐哈~~~

发表于 2013-10-8 16:33

学习学习

发表于 2013-10-8 21:06

gaoshou

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