一个Verilog新手问题

发表于 2013-11-7 15:37

如下：
always@(posedge clk)
begin
......
end

假如顺序块里面语句没有执行完，下一个CLK又来了，会是什么结果呢？？

发表于 2013-11-7 19:50

你这里的always块使用的是时钟沿触发，里面的所有语句是并发执行的，你应该多看下书，了解一下并发执行的特点，它与C语言是有区别的。

发表于 2013-11-7 22:09

zhang-sb23 发表于 2013-11-7 19:50
你这里的always块使用的是时钟沿触发，里面的所有语句是并发执行的，你应该多看下书，了解一下并发执行的特 ...

我也觉得应该是并行执行，只是夏宇闻的书里面说那是顺序块，得一条执行完了后，再执行下一条，我就有点迷糊了

发表于 2013-11-7 23:33

注意阻塞和非阻塞的区别

发表于 2013-11-8 20:08

个人理解：begin end 之间是顺序执行的。begin end 和begin end之间是并行执行的。但这些语句最后生成的是硬件电路，不是CPU执行的二进制代码。clk和下一个clk之间，这部分电路执行的时间应该足够了。

发表于 2013-11-10 15:25

编写一个小的程序，用modelsim仿真一下看看波形不就理解了……

发表于 2013-11-10 15:36

不要拿软件的思想来看硬件，这里没有执行！verilog最后都变成了硬件电路，你让电路怎么执行？

登录 · 发表于 2013-11-10 16:13

我是不明白，书上为什么还要这么写误导新手呢，而且还是大名鼎鼎的夏老师的书