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[FPGA] FPGA时钟延迟锁定环DLL的疑问

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 楼主| sxtz531 发表于 2013-12-18 15:33 | 显示全部楼层 |阅读模式
FPGA, 时钟, virtex, vi, TE
在VIRTEX系列的FPGA中，有4个DLL。按照文档xapp132的描述可以正常使用，但是该文档只提供了2X和4X的应用方式，我想实现一个8X的模式，按照文档描述，将2X和4X模式级联，但结果却始终保持在4X模式的结果。请问这个是什么情况，还是virtex的芯片不支持8X模式
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